FPGAで作る実践ハードウェア — デジタル時計からリアルタイムカメラ映像まで

AI半導体の中核となる並列演算構造であるSystolic ArrayをVerilogで直接実装し、Vivadoシミュレーションで検証する無料の実習講座です。3×3 Output-Stationary構造を例に、Processing Elementの設計からInput Skewing、Wavefront解析、Testbench検証までを段階的に学習し、FPGAボードなしでもAI NPUの基本的な演算原理を完全に理解できます。

デジタル半導体制御回路の核心であるFSM（Finite State Machine）設計を、基礎から体系的に学ぶ無料講座です。MooreとMealyの構造比較、State Diagramの作成、Truth Tableの導出、Verilog-HDL 3-Process Codingまで、Pattern Detectorの例を通して実践的な設計プロセスを段階的に習得します。FPGA、RISC-V CPU、AI NPUなど、デジタルハードウェア設計に必須の基礎理論を確立できます。

デジタル論理回路の基礎からVerilog-HDL文法、組み合わせ論理および順序論理回路の設計、シミュレーションによる検証までを体系的に学習します。サムスン電子半導体部門で30年の経験を持つ講師が、実務経験に基づき、HDLコードと実際のハードウェア動作の関係を明確に理解し、合成可能なRTLコードを作成する能力を養います。

ニューラルネットワークをFPGAに実装する — 言葉には馴染みがありますが、実際に成し遂げた人は稀です。 キャップストーン、競技会、卒業制作で一歩先を行きたいなら、モデルを学習させるだけでなく、その演算が実際のチップの中でどのように動くのかを自ら作り、証明できなければなりません。この講義は、まさにその点、理論と実物ハードウェアの間のギャップを埋めるお手伝いをします。 MNISTの数字を認識するニューラルネットワークアクセラレータ（NPU）を、スペックの読み解きからPythonゴールデンモデル、Verilog RTL設計、FPGA検証まで、最初から最後まで自ら完成させます。ラインバッファと並列MACで作るConv層、ReLU・MaxPool・Flattenを経て全結合層とArgmaxまで — 9つのブロックを一つのチップに統合し、"Pythonの正解とハードウェアの出力が1ビットも違わない（Bit-True）"ことを自ら証明します。シミュレーションは正常に動くのに結果だけが微妙に異なる、そんなもどかしい瞬間を乗り越える方法まで講義に込めました。 整数量子化、配列の軸順序の変換、アキュムレータのオーバーフロー防止など、一般的なディープラーニングの教材では扱われない実戦的なノウハウを一つずつ解説します。私はRISC-V CPU設計とFPGA Bit-True検証を長年手がけてきた中で経験した試行錯誤を、皆さんが繰り返さないようこの講義に凝縮しました。講義が終わる頃には、"自ら設計し、証明した"と言える完成されたハードウェアプロジェクトが手元に残ります。

この講座は、FPGAおよびNPU設計の実習に必要なAMD VivadoとPythonの開発環境を、ゼロから自分で構築する無料講座です。

VerilogとEDAツールを学ぼうとして諦めてしまいましたか？NPUを直接設計する半導体学科の教授が、9つのエクセルファイルでCPUからNPUまで計算しながら理解する方法を伝授します。

機械学習を学ぶと、精度を上げる方法を身につけます。ところが、そのモデルを実際のチップに載せようとした瞬間、誰も教えてくれなかった疑問が残ります。このモデルは何回乗算を行うのでしょうか？何をどれだけ記憶しておく必要があるのでしょうか？現在目標としているチップの仕様で、その要求に対応できるのでしょうか？ 機械学習の教科書は精度について語り、半導体の教科書は回路について語りますが、その間をつなぐ資料はほとんどありません。私はRISC-V CPUとNPUをFPGAで実装しながら、この隔たりに何度も直面しました。精度が最も高いモデルが、実際にはボードに収まらないという状況です。 本講座では、6つのアルゴリズムをPythonで実際に作りながら、作るたびに乗算、比較、メモリ、精度を測定します。そして、その値を実際のFPGAボードのリソースに換算します。乗算が何回という言い方だけでは規模を推し量れませんが、ボードの何パーセントかと言われれば判断できるからです。 9つのLabを経て6つのモデルを1つの表にまとめると、予想とは異なる全体像が見えてきます。乗算を数えるために9つのLabを費やしたのに、実際に足を引っ張っていたのは乗算ではありませんでした。その後、実数を整数に落とし込み、桁数を管理し、回路を評価する基準まで作ります。 FPGAボードは必要ありません。Pythonだけで進め、ボードは測定値を換算する基準としてのみ使用します。

NPU・トランスフォーマーアクセラレータ・mini LLMのようなAI半導体を自ら設計するには、その内部で演算がなぜ行われるのかを理論的に理解する必要があります。この講義では、1つのニューロンからCNN・トランスフォーマー・LLMまで、ハードウェア設計に不可欠な理論のエッセンスだけを抜き出し、全3回に凝縮しました。数式の暗記ではなく「なぜそうなるのか」という直感を通じて、半導体業界で30年の経験を持つ現役教授が、ソフトウェア理論とハードウェア実装を一つにつなぎます。

AMBA AXI4プロトコルの基本原理から、Verilog RTL設計、Vivadoシミュレーション検証、FPGA実装までを段階的に学習します。単一の読み出し・書き込み、Burst転送、マルチマスター調停、アドレスデコードを経て、2-Master × 2-Slaveインターコネクトを完成させます。さらに、RISC-V CPUとメモリ、DMA、周辺機器を接続するSoC設計、およびFreeRTOSポーティングに必要なハードウェア基礎能力を身につけます。

サムスン電子DS部門で30年のキャリアを持つ専門家が、グローバル半導体企業19社の採用資料を分析して構成した、7つの技術分野・35のエンジニアリング職種体系を学びます。設計からプロセス、デバイス、パッケージング、データ分析まで、各職種の実際の業務内容と求められる能力を理解し、専攻別に目指せる分野を探りながら、就職準備の戦略を立てます。 ※講義言語のご案内：講義スライドは英語、講義の説明は韓国語で提供されます。グローバル半導体企業のJDで使用される技術用語や職種表現を正確に伝えるための構成です。

CPUとRISC-Vを学んでいると、命令の機能は理解できても、「これらの命令は実際のハードウェア上でどのように実行されるのか？」「自分で設計したCPUが本当に正しく動作していることを、どのように確認できるのか？」という点で難しさを感じるようになります。市販の多くの教材はISAの説明や簡単なCPUの例にとどまり、完成済みのIPを使用する場合も多いため、CPUを自分で設計・検証し、実際のFPGA上でプログラムを実行するまでの一連の過程を経験するのは容易ではありません。 私はシステム半導体分野で長年にわたり研究開発と事業に携わり、現在は大学で半導体設計とFPGAを教える中で、このような学習上のギャップを数多く見てきました。そこで本講座では、完成したCPUを提供して動作だけを確認するのではなく、「RV32I命令を実行するには、どのようなハードウェアが必要なのか？」という問いから出発し、CPUの構造をWhite Box方式で自ら設計できるように構成しています。 Volume 3では、Volume 2のTinyRV32Iをベースに、RV32Iの40個の命令を使用するFull-Version 32ビットCPUへと拡張します。データパスとDecoder、Branch・Jump、Byte/Halfword Memory Accessを拡張し、ForwardingとLoad-Use Interlockを実装することで、5段Pipelineがデータ依存性を自動的に処理できるようにします。続いてCSR、Exception、Interrupt、Trap、MRETを統合し、通常のプログラム実行だけでなく、例外や外部イベントまで処理できるCPUを完成させます。 設計はRTL Simulationで終わりません。実際のプログラムをCPU上で実行し、Spike Reference Modelと結果を比較しながら、RISC-V Architecture Compatibility Testの目的と実施・判定プロセスを、実際の検証事例を通じて学びます。最後には、検証済みのCPUをArty S7-25 FPGAに実装し、SwitchとButtonから入力を受けてプログラムを実行し、その結果をLEDに出力するところまで確認します。 この講義が解決しようとしている課題は、単にRISC-V命令をより多く知ることではありません。命令 → CPUアーキテクチャ → Verilog RTL → Pipeline制御 → プログラム実行 → 標準ベースの検証 → FPGA上での実動作を一つの流れとしてつなぎ合わせ、受講生がCPU内部の構造を根本から理解し、自ら設計・検証できるエンジニアリング能力を身につけることを目標としています。

RISC-V命令の動作原理を出発点として、5段パイプライン構造の32ビットCPUを自ら設計し、Verilog RTLの実装からシミュレーション検証、FPGAでの実機動作までを完成させる実践的なCPU設計コースです。 RV32Iの40命令の中から、CPUの基本構造を学ぶために必要な14命令を選定し、TinyRV32Iを段階的に構築します。データパス、パイプラインレジスタ、ALUと制御回路、Branch、Hazard、Stall・Flush、Memory-Mapped I/Oなど、実際のCPUを構成する主要な構造を自ら設計・検証します。 講義で使用するVerilog RTL、Testbench、Assemblyプログラム、Memory Image、FPGA制約ファイルを提供し、最終的にはArty S7-25 FPGA上で、自ら設計したCPUにより実際のプログラムを実行します。 本コースはここで終わりではありません。TinyRV32Iを通じてCPUの基本構造を完成させた後、後続コースではRV32Iの40命令すべてをサポートするFull RV32I CPUへと拡張する、段階的なCPU設計シリーズへと続きます。

CPUを作ろうと決心すると、たいていはまず回路図を探します。ところが図面を広げた瞬間、 答えられない疑問が生まれます。このブロックはなぜここになければならないのでしょうか？ レジスタを読み取る ポートはなぜ2つあるのでしょうか？ 答えはすべて命令にあります。命令が何を要求しているのかが分かれば、どのような回路が必要なのかが 決まります。逆の順序ではいきません。 RISC-Vの講義はすでにいくつもあります。しかし、そのほとんどはスライドに値を表示して "このように なります" と言ったあと、先へ進んでしまいます。受講者には、その値が正しいかどうかを確認する方法がありません。 この講義では、Python製の命令実行シミュレーターも一緒に提供します。run ADDと入力すれば、その 場で機械語がアセンブルされ、32ビットがフィールドごとに展開され、レジスタがどのように変化するのかが 画面に表示されます。教材にあるすべての数字はこのツールの実行結果であり、皆さんの画面上でも同じように 再現されます。 市販のデバッガーにはライセンスが必要で、シミュレーターはインストールが壁になります。このツールはPythonさえ あれば使えます。ボードも、ライセンスも、インストールも必要ありません。 RV32Iの命令40個を一つも漏らさず実際に実行し、回路が何をしなければならないのかを自分で見つけ出していく 過程です。

FPGAとVerilogは学んだものの、「それで、AIアクセラレータをどうやって直接作るのか？」という段階で立ち止まってしまう方が多くいます。この講義はその疑問を解消します。普及型FPGA一枚と無料ツールだけで、手作業で設計した3×3カーネルから始まり、CNNを直接学習させ、学習済み重みをINT8に量子化してハードウェアに実装した後、Pythonモデルと1ビットの狂いもなく一致するか（Bit-True）まで検証します。半導体業界30年の経歴を持つ現職教授として、実際のFPGAで検証した内容のみを「動作する回路」として教えます。理論ではなく、自ら設計し証明する経験を通じて、ファブレス設計・AI半導体分野で通用する実践的なスキルを身につけることができます。