Basic SystemVerilog Testbench ( 회로설계 검증 )
시스템베릴로그(SystemVerilog) 의 기본 문법과 SystemVerilog의 클래스(Class)를 사용한 테스트벤치(Testbench) 설계 기법을 습득하게 됩니다. 또한 현업에서 사용하는 EDA Tool 인 시높시스사의 VCS를 활용하여 하드웨어 회로 설계 검증의 전체 기초 사이클을 경험하고 배울 수 있습니다. 관련 검색어 시스템베릴로그, 시스템베리로그, SystemVerilog, 베릴로그, 베리로그, Verilog, SOC, 회로설계, 회로검증, 검증, Verification, 칩설계, 칩검증, 삼성전자, 하이닉스, 신입교육, 사내교육, 시높시스, VCS, 반도체, 취업, 경력, 펩리스
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강의 ppt 자료 요청건
강의시간때 설명하시는 ppt 자료를 받아볼수 있을까요?
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9일 전
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미션tree
<img src="https://cdn.inflearn.com/public/files/posts/b859b9c1-0251-406b-a3aa-fd46ae78e9a4/98af5d10-1348-4a28-a802-331b338b109f.png" media-type="img"
verilog-hdlsystem-verilogverificationsystem-verilog-dpieunho.son
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14일 전
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강의7 질문
<img src="https://cdn.inflearn.com/public/files/posts/345f8d18-4603-49f5-af24-a61cb94131ee/923b9e67-9fd5-4f81-927d-cae5ff8f1449.png" media-type="img"
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14일 전
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mission1 질문
mission1 는 몇번 강의까지 듣고 할수 있는건가요? EDA 를 하다가 갑자기 APB 가 나와서 당황스럽습니다.미션1을 veri
verilog-hdlsystem-verilogverificationsystem-verilog-dpieunho.son
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17일 전
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Verilog Testbench DB 원본
DB 를 다운받아서 보라고 하셨는데 DB 는 어디에 있나요?
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19일 전
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Inline constraints 관련 질문
안녕하세요, 좋은 강의 잘 수강하고 있습니다.inline constraints 설명에 있는 예제 코드에서,obj_a.randomize() with {x > 3 && x <
verilog-hdlsystem-verilogverificationsystem-verilog-dpixo
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한 달 전
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SystemVerilog Interface - 1에서 modport 관련 질문
안녕하세요, 좋은 강의 제공해주셔서 감사합니다.modport의 예시 코드에서 궁금한 점이 있어서 질문 남깁니다.modport를 program에서 사용하는 예시 코드에서rtr_io.reset_
verilog-hdlsystem-verilogverificationsystem-verilog-dpixo
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한 달 전
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FIFO read sequence waveform 관련 문의
안녕하세요, 공유해주신 FIFO verilog tb 관련하여 문의 드립니다.<img src="https://cdn.inflearn.com/public/files/posts/86273a6d-fd03-4be3
verilog-hdlsystem-verilogverificationsystem-verilog-dpixo
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한 달 전
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EDAPlayground에서 코드 찾기
<img src="https://cdn.inflearn.com/public/files/posts/6eb4b361-fc6a-4096-bde3-71d65f58dbf7/b25ab2bc-cc5c-4dd6-a4af-3b80bf28f4fb.png" media-type="img"
verilog-hdlsystem-verilogverificationsystem-verilog-dpiedaplayground조혜린(Sharon C)
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4달 전
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섹션 3. 20 DPI 이해하기 에서 DPI-C : Compile and Debug 부분 질문 입니다.
DPI-C 디버깅 관련 질문 강의 Section 3.20 (DPI 이해하기)에서 <p style="text-a
verilog-hdlsystem-verilogverificationsystem-verilog-dpi온새미로
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5달 전
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미션 3 로그 결과 문의
<img src="https://cdn.inflearn.com/public/files/posts/a459b470-95ec-4347-a750-ba852090169c/4cc47d22-3bed-4a2a-adf7-4f6e15f7243f.png" medi
verilog-hdlsystem-verilogverificationsystem-verilog-dpiipilot12345
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5달 전
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영상이 이상합니다.
영상에서 자꾸 operate라고 소리가 나네요..
verilog-hdlsystem-verilogverificationsystem-verilog-dpi김민재
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6달 전
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sv에서 class에 대한 질문입니다.
<img src="https://cdn.inflearn.com/public/files/posts/5db335f2-ca10-461b-87db-1f0b5d53bc1c/334a7fd2-d4d4-45ad-a32c-d08e93ff57fc.png" media-type="img"
verilog-hdlsystem-verilogverificationsystem-verilog-dpi김민재
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6달 전
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'fork-join_none'으로 시작된 백그라운드 스레드의 종료는 어떻게 관리되나요?
Q. 'fork-join_none'으로 시작된 백그라운드 스레드의 종료는 어떻게 관리되나요?부모 스레드가 자식의 완료
verilog-hdlsystem-verilogverificationsystem-verilog-dpi조재용
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6달 전
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SystemVerilog 내 program 이 top module 의 역할을 하는건가요?
섹션 2 SystemVerilog Testbench 구조 살펴보기 중 program 개념 설명에 질문이 있어 질문 드립니다그림에서는 DUT interface progra
verilog-hdlsystem-verilogverificationsystem-verilog-dpi원숭이 알러지 바나나
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6달 전
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강의문의
강의 정말 잘 수강중에 있습니다~ <span style="c
verilog-hdlsystem-verilogverificationsystem-verilog-dpi모란
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6달 전
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