Basic UVM Testbench ( 회로 설계 검증 )
MetaEncore
본 강좌를 통하여 UVM Class library에 대하여 이해하고, UVM 을 사용한 Testbench 설계 기법을 익히게 됩니다.
초급
Verilog HDL, system-verilog, uvm
Basic SystemVerilog Testbench ( 회로설계 검증 )
시스템베릴로그(SystemVerilog) 의 기본 문법과 SystemVerilog의 클래스(Class)를 사용한 테스트벤치(Testbench) 설계 기법을 습득하게 됩니다. 또한 현업에서 사용하는 EDA Tool 인 시높시스사의 VCS를 활용하여 하드웨어 회로 설계 검증의 전체 기초 사이클을 경험하고 배울 수 있습니다. 관련 검색어 시스템베릴로그, 시스템베리로그, SystemVerilog, 베릴로그, 베리로그, Verilog, SOC, 회로설계, 회로검증, 검증, Verification, 칩설계, 칩검증, 삼성전자, 하이닉스, 신입교육, 사내교육, 시높시스, VCS, 반도체, 취업, 경력, 펩리스
검증
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sv
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회로설계
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회로검증
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시스템베릴로그
시스템베릴로그
먼저 경험한 수강생들의 후기
먼저 경험한 수강생들의 후기
5.0
5.0
김민재
33% 수강 후 작성
쉽게 들을 수 없는 내용의 강의라고 생각합니다. test coverage 같은 내용이나 실제 환경을 어떻게 세팅하는지 만약 툴이 없다면 어떻게 해야 할지 등에 세세한 내용까지 있어서 좋았습니다. Verilog 설계에서 Systemverilog 검증으로 커리어를 바꿀지 고민하던 찰나에 올라와서 좋은 강의였습니다.
5.0
ysw941121
31% 수강 후 작성
SystemVerilog을 세세하게 배울 수 있어서 정말 좋았습니다. 쉽고 자세한 강의를 찾고 있었는데 못 찾았다가 이 강의를 만났습니다. 목차로 대강 내용 파악할 수 있고, 초반에 어떤 이야기를 하는지 주제에 대해 설명해주셔서 이해하는데 도움이 됐습니다. 또 해당 코드를 돌릴 수 있는 환경을 소개해줘서 작성한 testbench 돌릴 수 었습니다. 이로 인해 결과물을 알 수 있어서 더 와닿았습니다. 또한 DUT에 대해 Design에 대한 설명도 자세히 있어서 검증 업무가 어떤 것을 검증하는 것인지 파악이 됐습니다. 이제 강의 조금 들었는데 현재까지 정말 만족합니다.
5.0
martin
93% 수강 후 작성
이론과 실습이 균형 잡혀 진행 되서, 크게 지루하지 않게 들을 수 있었습니다. 개인적으로 조금만 더 노력하면 될 정도로 커리큘럼이 깔끔하고 자세해서, 완전 초심자도 접하기 좋고, 다시 지식을 익히는 사람에게도 만족스러운 강의가 될 것 같습니다. 간단하게 SystemVerilog를 보며 검증에 대해 관심이 생겼었는데, 최근에 핫한 직군이고 직무이니 만큼 관심 있는 분들이라면 꼭 들으시면 향후에 취업시장에서도 도움이 정말 많이 될 것 같습니다.
수강 후 이런걸 얻을 수 있어요
SystemVerilog(시스템 베릴로그) 의 회로 검증 관련 문법
SV의 Class를 사용한 Testbench 설계 방법
SystemVerilog TB의 Simulation 방법 및 검증 Flow ( VCS 사용법 )
단순 문법 강의가 아닙니다.
Synopsys와 DUT로 구현된
현업 검증팀의 워크플로우를 그대로 담았습니다.
이런 분들께
추천드려요
학습 대상은
누구일까요?
검증 엔지니어로의 출발을 꿈꾸고 계신 분들
Verilog Testbench에서 SV TB로 skill up을 원하는 분들
선수 지식,
필요할까요?
Linux 환경에서 command 처리 및 scripting
Verilog를 사용한 design and verification 경험
118
명
수강생
14
개
수강평
10
개
답변
5.0
점
강의 평점
5
개
강의
AI(Artificial Intelligence)와 IoT(Internet of Things) 등 주문형 chip(ASIC, application-specific integrated circuit)에 대한 시장의 요구는 늘어나고 있고, 실제로 많은 chip들이 설계되고 있으나, 실질적인 삶의 변화로까지 이어지지는 경우는 드뭅니다.
많은 ASIC 설계들이 기능적으로 오류가 있거나, 계획하였던 성능 조건을 만족시키지 못하기 때문입니다. 좋은 반도체를 만들어서 우리의 삶을 좀 더 윤택하게 하려면, 규모가 커지고 복잡해진 설계를 다룰 수 있는 고도화된 기능 및 성능 검증을 제공하기 위한 서비스가 필요합니다. 메타앙코르는 그러한 서비스를 제공함으로써 사람을 이롭게 하는 반도체가 많아지는 것을 목표로 하는 회사입니다.
공동 지식공유자
커리큘럼
전체
47개 ∙ (10시간 3분)
해당 강의에서 제공:
수업자료
미션
1. 강좌에 대하여
14:02
2. 사용 DUT 구조와 동작 이해
11:16
4. Simulation 환경 소개
18:45
5. SystemVerilog 개요
10:21
강의 게시일:
마지막 업데이트일:
수강평
전체
6개
5.0
6개의 수강평
김민재수강평 2
∙
평균 평점 5.0
수정됨
5
33% 수강 후 작성쉽게 들을 수 없는 내용의 강의라고 생각합니다. test coverage 같은 내용이나 실제 환경을 어떻게 세팅하는지 만약 툴이 없다면 어떻게 해야 할지 등에 세세한 내용까지 있어서 좋았습니다. Verilog 설계에서 Systemverilog 검증으로 커리어를 바꿀지 고민하던 찰나에 올라와서 좋은 강의였습니다.
- MetaEncore지식공유자
김민재 님, 수강평 감사합니다. 많은 도움이 되었으면 하는 바램입니다.
- ysw941121
수강평 1
∙
평균 평점 5.0
5
31% 수강 후 작성SystemVerilog을 세세하게 배울 수 있어서 정말 좋았습니다. 쉽고 자세한 강의를 찾고 있었는데 못 찾았다가 이 강의를 만났습니다. 목차로 대강 내용 파악할 수 있고, 초반에 어떤 이야기를 하는지 주제에 대해 설명해주셔서 이해하는데 도움이 됐습니다. 또 해당 코드를 돌릴 수 있는 환경을 소개해줘서 작성한 testbench 돌릴 수 었습니다. 이로 인해 결과물을 알 수 있어서 더 와닿았습니다. 또한 DUT에 대해 Design에 대한 설명도 자세히 있어서 검증 업무가 어떤 것을 검증하는 것인지 파악이 됐습니다. 이제 강의 조금 들었는데 현재까지 정말 만족합니다.
- MetaEncore지식공유자
ysw941121 님, 수강평 감사합니다. 하시는 일에 도움이 되었으면 합니다.
- martin
수강평 1
∙
평균 평점 5.0
5
93% 수강 후 작성이론과 실습이 균형 잡혀 진행 되서, 크게 지루하지 않게 들을 수 있었습니다. 개인적으로 조금만 더 노력하면 될 정도로 커리큘럼이 깔끔하고 자세해서, 완전 초심자도 접하기 좋고, 다시 지식을 익히는 사람에게도 만족스러운 강의가 될 것 같습니다. 간단하게 SystemVerilog를 보며 검증에 대해 관심이 생겼었는데, 최근에 핫한 직군이고 직무이니 만큼 관심 있는 분들이라면 꼭 들으시면 향후에 취업시장에서도 도움이 정말 많이 될 것 같습니다.
- MetaEncore지식공유자
martin 님, 수강평 감사합니다. 하시는 일에 많은 도움 되었으면 합니다.
- 원숭이 알러지 바나나
수강평 3
∙
평균 평점 5.0
5
45% 수강 후 작성systemverilog 는 처음 배워보는데 되게 대학강의 같고 좋네여!! 그동안 Verilog 만 하다가 이번에 Systemverilog 한 번 해보는게 어떻겠냐고 얘기 들어서 찾아보다 강의 듣게 되었는데 너무 좋아요! 다른 강의도 몇몇 들어봤는데 약간 가볍게 interface 다 class 다 이런것들만 잠깐잠깐 알려주시는데 이거는 세세하게 내용 다 다뤄주셔서 나중에 궁금한거 있으면 여기 목차서 찾아서 그 부분만 다시 들어봐도 좋을 거 같아여 약간 학원 강의보다는 진짜 대학 원서느낌?? 다 짚어주시기도 하구 또 그중에서 중요한것만 또 짚어주셔서 나중에 모르는거 찾아보기도, 또 배운거 바로 써먹기두 좋은 것 같아요ㅕ 그냥 개념 나열만 따다닥 하는게 아니라 시작할 때 이런 구조고 이런 역할 한다 짚어주셔서 개념 듣는 도중에도 아 대강 이런 내용이구나 이런 기능 하겟다 짐작이 가서 더 듣기 좋았던 것 같아요 basic 이라 하는데 사실 basic 아닌거 같구 ㅋㅋㅋ 예제도 설명 자세히 나와있어서 그래도 혼자서 testbench 하나 작성해서 돌려보고 또 시뮬레이션도 돌리는 방법도 자세히 설명해주셔서 너무 좋았구 스크립트도 있어서 너무 좋았어요!! 나중에 여기서 다른 기능들이나 시퀀스?? BFM??? 이런거 추가해서 돌려보고 coverage 도 높여보고 하면 basic 은 졸업 할 것 같아여 ㅎㅎ 당장 디자인 하나 주시고 testbench 작성하는 건줄 알았는데 그래도 design 이 뭔지 설명도 있고 또 apb 가 뭔지 completer 가 뭔지 이런것도 적혀있어서 대강 아 이거 검증하란거구나 알 수 있어서 되게 좋았구, 또 강의에서 모르는거 생겨서 질문 드렸는데 되게 자세히 설명 주셔서 감사했어요! 저는 강의 완전 추천!! 만족합니다 ㅎㅎ 주변에도 소개 조금 했어용ㅇ!!!! 전자과 특히 verilog 공부하신 분들께는 굳이 systemverilog 안하시더라도 verilog 공부 용으로도 좋을 거 같아요 실습 자료에 verilog 코드도 있음!!
- MetaEncore지식공유자
원숭이 알러지 바나나님, 수강평 감사합니다. 다양한 feedback 도 언제나 환영 입니다.
- 조재용
수강평 1
∙
평균 평점 5.0
월 ₩88,000
5개월 할부 시
₩440,000
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