wire a_and_b;assign a_and_b = a&b;이런 식으로 wire를 선언하고 assign을 하는 것과wire a_and_b = a & b이런 식으로 wire 선언하면서 값을 할당하는 것이 합성할 때 차이가 없나요? 둘 중에 편한 것을 사용하면 되나요? 두 번째 방식을 사용하면 합성할 때 문제가 생길 수도 있다고 들은 것 같아서 질문드립니다.

현재 제가 설계한 Active load Differential amp는 다음과 같습니다. 현재 DC바이어스이 모두 잘 잡혀있다고 생각하여 AC simulation으로 넘어갔는데 simualtion 결과를 보고 DC 바이어스 혹은 입력 신호원에서 문제가 있다고 생각했으나 해결되지 않아 질문드립니다 .

module FA_CLA_1b 내 assign 구문 중 P(propagation) node에 대한 질문입니다.P는 Full-Adder 상에서 A와 B의 XOR Gate의 입력으로 들어가는 것을 알 수 있는데,왜 assign P = A | B;로 적혀져 있는지 궁금하여 질문드립니다!  

왜 SPICE output log가 안나오는지 잘 모르겠습니다.어느 부분에서 잘못 설정한걸까요?

정확한 Light/Heavy Load의 정의가 무엇인지 궁금합니다이유1 : Pass TR의 Saturatino Region을 고려하여 min/max current로 Load를 설정후, simulation을 진행해도 위와 같은 그래프가 나오지 않습니다 (현재 회로 구성은 삼코치님 회로를 사용중입니다)이유2 : 위와 같은 그래프를 얻으려면, min/max Current가 예를들어 10u~10mA일때, Load를 50uA, 50mA했을때 위와같이 나오는 것 같아 혼란스러워 질문드립니다 !

안녕하세요, 삼코치님.최근 LDO 설계 및 시뮬레이션을 진행하면서 안정성 분석에 어려움이 있어 질문드립니다. 매번 빠르고 정확한 답변 주셔서 감사합니다. 1. LDO 안정성 PM 변화 경향에 대한 분석 및 질문일반적으로(삼코치님, 다른분들 과제 결과) LDO 설계에서는 Light Load Current에서 PM이 좋지 않고, Max Load Current로 갈수록 PM이 좋아지는 경향을 보이는 것으로 알고 있습니다. 하지만 제 LDO는 초기 시뮬레이션에서 정반대의 경향을 보였습니다.초기 제 LDO의 관찰된 PM 경향:No Load / Very Light Load : PM이 양수로 (예: +40도) 비교적 좋게 나왔습니다.Load Current 증가 (중간 부하 ~ 최대 부하): PM이 급격히 감소하여 음수(예: -50도 이하)가 되었습니다.(즉, PM(경부하) > PM(최대부하)의 경향을 보였습니다.)저의 초기 분석 (당시의 오해):Load Current 증가에 따른 Wp(load)가 Wp(pass)와 근접하다가 다시 멀어지게 되어 PM을 확보하지 못했다고 생각했습니다. 즉, 급격한 Wp(Load)의 변동이 핵심이라 생각했습니다. 2. 원인 발견: RHP Zero와 그 영향다시 분석 결과, 제 LDO가 특이한 PM 변화 경향을 보였던 핵심 원인은 다름 아닌 'RHP Zero'였음을 알게 되었습니다.AMP(오류 증폭기) 내부 설계 문제:저는 AMP만 따로 설계할 때, PM을 55도에 맞춰 설계하기 위해 RHP Zero가 발생하는 회로 구성을 그대로 두었습니다. 당시에는 PM이 90도까지 올라가면 반응이 느려질 것이라고 판단하여 LHP Zero로의 변환(Rz 값 증가)을 의도적으로 하지 않았습니다.하지만 이 RHP Zero가 전체 LDO 루프의 안정성 마진을 깎아먹어, 결과적으로 Load Current 변동 시 PM이 다른 LDO들과 반대 방향으로 변동하는 원인이 되었던 것 같습니다. 3. 현재까지의 해결 시도 및 추가 질문현재 RHP Zero 문제를 해결하고 안정성을 개선하기 위한 시도를 진행 중이며, 몇 가지 질문이 있습니다.(3-1) AMP 단독 설계 기준에 대한 질문:LDO 설계 시, AMP(오류 증폭기)만 따로 설계할 때 기준으로 삼는 PM 스펙이 있는지 궁금합니다. ex) LDO설계시 AMP의 PM은 90도 이상 확보 필요(3-2) RHP Zero 해결 시도 및 결과:AMP 내부에 있던 Rz, Cc 값(이전의 44kΩ, 150fF)이 너무 작아 Zero 역할을 제대로 못 한다고 판단했습니다. (이는 UGB 이전으로 Zero를 앞당겨 위상 보상을 해야 함에도 불구하고, 해당 Zero가 너무 높은 주파수에 위치했기 때문입니다.)이를 해결하기 위해 Rz, Cc 값을 증가시켜 LHP Zero를 형성 및 UGB근처에 형성되도록 하였습니다.결과: 시뮬레이션 결과, 제 LDO의 Mag/Phase 그래프가 이제는 다른분들 LDO 및 코치님의 시뮬레이션과 같은 방향(고주파에서 PM이 좋아지는)으로 변화하였습니다.(이 변화는 RHP Zero를 LHP Zero로 전환하거나, 기존 Zero의 위치를 UGB 근처로 앞당긴 결과로 판단하고 있습니다.)질문: 이처럼 LHP Zero를 형성하여 Mag/Phase 그래프의 형태를 개선한 것이 올바른 접근 방식이었는지 확인 부탁드립니다.(3-3) 고주파에서의 Loop Gain 증가 현상:UGB 이후 Loop Gain이 감소했다가, 급격히 증가하는 부분이 있었는데, 이러한 현상은 그대로 두어도 괜찮은지 궁금합니다.(3-4) ESR Zero 조절 방법에 대한 질문:ESR 저항은 캐패시터에 존재하는 고유한 저항으로 알고 있습니다. Zero 삽입 시 ESR Zero를 조절하는 방법이 캐패시터 자체의 종류를 선택하거나 외부 저항을 직렬로 삽입하는 방법 외에, 혹시 다른 직접적인 방법이 있는지 궁금합니다.

안녕하세요 삼코치님,과제6 삼코치님이 이미 설계해두신거 에서 Jitter성분하고 Power(current)확인을 해봤는데요. Comparator한개 쓴 버전에서 확실히 Jitter는 확실히 100kHz에서 더 뾰족해졌음을 확인했지만 전류는 다음 사진과 같이 I(V5)(comparator1개)가 I(V4)(comparator2개) 짜리보다 더 크게 나와서 제가 측정을 잘못한건지 아니면 다른 원인이 있는지 궁금하여서 여쭈어봅니다.  삼코치님의 말씀대로 전류를 측정하기위해 0V voltage source를 달아놓고 전류를 측정해보았습니다. 항상 친절한 답변 감사드립니다. 

질문1) LDO의 Pass TR의 W를 결정할때, Vs : 3.3, Vd : 1.5로 했을때 Saturation동작하는 VG 범위가 1.11 < VGpmos < 2.91 이렇게 됩니다.Load Current을 sweep해서Vg = 1.11이 나오는 Load Current가 maxVg = 2.91이 나오는 Load Current가 min이 맞는지 궁금합니다 질문2) 위 질문과 연결되는 질문입니다.Line Regulation, Loop Gain, ... 등의 성능을 확인할때, Light Load, Heavy Load 둘 다 확인하는게 맞는지 궁금합니다  질문3) Dropout Voltage의 경우만 Max Load Current로 진행하면 되는지 궁금합니다 질문4) Vref의 경우는 2단 증폭기의 Input range를 고려해서 하면 되는지 궁금합니다--> 기존 증폭기 input range가 0.8~2.x였는데 고려안하고 Vref를 0.75로 한것과 1.2쯤으로 수정한 것과 크게 차이가 안나서 질문드립니다.

안녕하세요! 우선 좋은 강의 많이 만들어주셔서 정말 감사드립니다. 1년 전에 열정을 가지고 공부해볼려고 아날로그 회로설계 실무 강의를 구매했었는데 생각보다 시간이 너무 빨리 지나갔네요.. 회로 설계 입문자를 위한 디지털 아날로그 실무설계 project가 더 쉬운 내용을 다루고 있는 것 같아서 그 강좌를 먼저 듣고 아날로그 회로설계 실무 강의를 듣고자 하였는데 기존에 구매한 강좌의 남은 수강 가능 기한이 너무 적어서 혹시 연장해주실 수 있을지 문의드려봅니다!

위의 사진은 삼코치님이 시뮬레이션 돌렸을 때의 결과입니다. 동영상강의에서 36:40 쯤에 코치님이 AC simulation을 돌린다고하셨죠? 그런데 지금 현재 transient가 아닌 AC simulation이 잖아요 그렇다면 transient에서 쓰이는 VINN에 달린 SINE(1.2 10m 1k 0.5m)라는 parameter와 VINP에 달린 SINE(1.2 10m 1k)라는 parameter를 제거해도 "AC simulation"에서는 결과가 같아야한다고 생각했는데 다음 사진과 같이결과가 조금 다르게 나오는데 이게 도대체 왜 그런지 이해가 안갑니다... 두번째 질문추가로 삼코치님이 VINN에는 AC성분을 제거하고 VINP에만 AC 1성분을 넣어줬는데 그냥 differential input이 AC 1로 들어갔다고 생각하면 되는건가요? 확인해보니 한쪽 AC 0.5 한쪽 -0.5 넣었더니 그냥 한쪽만 AC 1한거랑 결과가 같게 나오긴하네요 그냥 제 이해가 맞는지 궁금해서 여쭈어봅니다. 친절한 답변 항상 감사합니다!

회로도(Gain : 81 / UGB : 30M / PM : 55) ADD Simulation 현재 Gain은 기존 OTA 대비 약 2배 가까이 향상되었지만, PSRR 성능은 예상했던 것보다 개선되지 않고 기존 OTA와 유사한 수준(거의 0dB)으로 나타났습니다. 이 상황에서 PSRR 성능을 향상시키기 위해 어떤 부분을 중점적으로 개선해야 할지 조언을 구할 수 있을까요?   질문2 ) 가능하면 Output voltage swing simulation도 알려주시면 감사하겠습니다!(input을 어떻게 주는지, input을 output과 묶는지, 시뮬레이션 방법, ...)

1) 해당 공정의 VDD 값이란: VDD(BGR)=4V, VDD(AMP)=3.3V 등 VDD 조건이 달라, 어떤 전압을 기준으로 설계해야 할지 혼란스러워 질문드립니다!. tsmc 180nm의 정확한 공정 매뉴얼을 찾아보려 했지만 정확하게 알 수가 없네요ㅠㅠ 또한 정확한 공정 규격을 알아야 소자 손상없이 올바른 동작이 가능한것으로 알고 있습니다. → 제가 알아본 정격 전압은 1.8V이긴합니다2) 저전압 설계에서의 VDD: BGR 과제에서 VDD=4V를 사용하여 낮은 기준전압을 생성했습니다. 기 경우, "저전압 설계'라는 것은 공급전압과 무관한게 맞는지 혼란스러워 질문드립니다 ! (제가 이해하고 있는 저전력/저전압 설계는 다음과 같습니다)(저전력 설계 : Power=VI를 낮춘 설계. 즉, VDD뿐만아니라 Current까지 작으면 좋음)(저전압 설계 : 낮은 VDD를 사용)

1) 13,14강 강의를 보고 VIN에 DC, VDD에 AC를 주고, 삼코치님 회로에서 PSRR을 측정했는데 2dB가 나오지 않아 질문드립니다 ! 다른분들 과제보면, 입력에 AC를 줘서 DM으로 PSRR를 측정하던데 이건 잘못된 것이라 생각합니다 ! 2) 또한 PSRR 시뮬레이션방법에 대해 검색결과, VDD에만 AC를 줘서 PSRR를 측정하지 않고, 회로 구조도 바꾸고 입력도 바꿔서 PSRR를 측정하던데, 혹시 저희가 진행하는 PSRR은 어떤 것인지 궁금합니다 !

안녕하세요 single stage랑 current mirror 시뮬레이션을 활용하는 부분에서 질문이 2개 있습니다. 첫 번째 질문) 강의처럼 Dc operating simulation을 돌리고 나서 gm이나 캐패시턴스 등 값을 보려고 SPICE Output Log에 들어가니 아래 사진처럼 아무런 파라미터 값들이 뜨지 않습니다. ( 삼코치님께서 올리신 test 파일 말고 제가 따로 똑같이 도면 작성하고 설정해서 시뮬 돌렸습니다. 삼코치님께서 올리신 test 파일로 돌려도 아래처럼 파라미터 값들이 안 뜨더라고요ㅠㅠ )두 번째 질문) 삼코치님과 똑같이 설정하고 시뮬레이션을 돌리는데 파형에서의 값들이 다르게 나옵니다..! 예를 들면 a. single stage amp에서의 dc operating point 시뮬을 돌리면 삼코치님께서는 Vout_cs 값이 1.36702, Vout_cg=1.46888 이런 식으로 나오는데 저는 아래처럼 나옵니다 .. 같은 라이브러리를 쓰고 전압 값 들도 다 똑같이 설정했는데 이럴 수 있는 부분일까요 ..?b. 위에 꺼 외에도 아래 첫 번째 그림처럼 dc sweep 돌리고 나서 파형을 확인할 때도 삼코치님의 파형과 비슷하게 나오는데 시작하는 지점이나 떨어지는 지점에서의 값들이 좀 차이가 있습니다.. +아래의 두 번째 그림도 마찬가지로 current mirror랑 cascode 쌓았을 때의 파형들을 보기 위한 DC sweep을 돌릴 때도 다르게 나옵니다 ..ㅠㅠ 이건 파형도 다르게 나왔네요..  다 지우고 다시 설정하고 여러 번 해도 마찬가지입니다. 삼코치님께서 올려주신 TSMC 라이브러리랑 cmosn, cmosp 등 으로 사용하고 회로도에도 라이브러리를 다 물렸는데도 다르게 나와서 의문입니다..혹시 제가 실수하고 있는 게 있는지 궁금합니다. 왜 이렇게 나오는지 알려주시면 감사하겠습니다..   

안녕하세요 삼코치님, 1,2,3,4번 단자가 정확히 어떤건지 좀 헷갈려서 질문드립니다 감사합니다! 

안녕하세요.. 계속 제자리만 맴도는 것 같아 다시 질문드립니다.. ㅠㅠ 전력 계산전력 제한은 50μW 미만20% 마진을 적용하여 전력을 40μW로 결정하였고, 이에 따라 전류 I1=3.333 μA 으로 설정(Itotal = 10uA)BJT (Q1) 분석BJT Q1만을 사용하여 Vcollector를 0V에서 4V까지 스윕하면서 I(Q1)=3.33 흐르는 VBE1​ 값을 확인하였습니다.결과적으로 VBE1=517.82035 mV로 확인되었습니다.BJT (Q2[7:0]) + 저항 (R) 분석BJT Q2[7:0]에 저항 R을 연결하고, R값을 스윕하여 Ic(Q1)=I(R)가 되는 지점의 R값을 확인했습니다.결과적으로 R=17.39475 kΩ일때, 3.3333338μA가 흐르는 것을 확인하였습니다.PMOS W/L 및 이후 진행여기서부터 진행이 막혔습니다. 계속 시도해 보았으나, PMOS3와 Q3를 추가하면 결과가 다시 달라지는 것 같아 혼란스럽습니다.PMOS의 Vd를 특정 값으로 가정하고 W를 결정하는 방식이 이해가 되지 않습니다. 왜 그런 방식으로 진행하는지, 그리고 어떤 기준으로 Vd​를 정하는지 모르겠습니다..오른쪽 pmos는 항상 Sat 동작(Vth만 넘기면 되는데 이는 Vd=3.6정도), 왼쪽 pmos는 그렇지 않은 상태이며, Length또한 Pmos의 경우 높게 가져간다고 10um로 잡긴했습니다. Nmos도 마찬가지일 것같습니다.왼쪽 PMOS Vd는 전압이 낮아지고, 오른쪽 PMOS Vd는 전압이 높아지는 상황에서 기준을 어떻게 잡아야 할지도 모르겠습니다.=> 이부분은 같게 만들면 될것같네요 !=>=> pmos W/L 바꿔보니 1V로 거의 고정(nmos 2u/2u 일때)=>=>=> nmos W/L에 따라 바뀌네요회로를 전체적으로 합칠 경우, PMOS의 W/L, NMOS의 W/L, 그리고 R1​, R2 등의 값을 전부다 다시 조정해야 하는지 알고 싶습니다.다른 분들 것도 봤는데 결과를 좋은데 왜 저런 선택을 했는지에 대한 것은 없어 이해가 되질 않더군요..매번 처음부터 다시 시도하며 방향을 찾으려 했지만, 혼자서는 더 이상 나아가기 어려운 것 같습니다. 바쁘시겠지만 설계 순서를 알려주신다면 정말 큰 도움이 될 것 같습니다… 일단은 진행해보겠습니다 !! 기준을 조금 잡았습니다 !!혹시 MOSFET은 tsmc 180nm 공정을 사용했는데,해당 공정에서 BJT를 N+ diffusion/P-substrate/N-well or deep N-well으로 이렇게 만들어지는 즉 parastic BJT(?) 라는 게 맞는지 궁금합니다 !참고 : 수강생들 과제/7월2,3주차영상/나라발전블로그

안녕하세요 삼코치님.실습과정중 질문이 있습니다!Slew rate를 대략적으로 구하고자, 시뮬레이션 결과에서 평균 slope를 구하니, 1200V/us라는다소 터무니 없는 결과가 나왔습니다.별도로 첨부해주신 자료에는 slew rate가 10V/us가 넘는것을 권장하고있는데, 다소 터무니없는 결과가 나와 어떤부분에서 실수했는지 궁금하여 질문드립니다!  

1) 강의를 참고하여 10uA를 흘리기 위한 X 노드 전압(Vx)을 계산하고 있는데, 제가 구한 값과 차이가 커서 어떤 부분이 잘못됐는지 잘 모르겠습니다. 삼코치님은 Vx를 약 613mV로 두셨고, 이 경우 R이 약 14kΩ로 계산되는데, 저는 Vx 값이 다르게 나와서 R이 약 5.7kΩ로 잡히는 상황입니다. 혹시 어떤 부분을 다시 확인해봐야 할지 조언해주실 수 있을까요?  2) BJT Layout 시 Common Centroid 방식으로 구성한다고 하셨는데요, 왜 BJT가 총 10개로 구성된 것인지 궁금합니다. 일반적으로 1:7:1 비율로 배치해야 Common Centroid가 성립하지 않을까 생각합니다.3) Nmos 바디를 gnd로 하지않는 이유도 궁금합니다. (바디이펙트, 공정)4) self biasing 회로에서 전류 오차 0.01uA정도 생겨, 아래 X, Y 쪽 전류는 오차가 0.8uA까지 증가합니다. 따라서 Vx, Vy도 오차가 2mV정도 차이가 나는데 상관없는지 궁금합니다 5) 갑자기 궁금한 부분인데, 이러한 BGR는 ip마다 들어가나요 아니면 chip 하나에 1개인가요??감사합니다

안녕하세요, 과제진행중 질문이 좀 많습니다... <질문>1) BJT세팅을 아래 코드로 하는 건가요? (추가 파일에 있었습니다) .model PNP PNP (Is=1.41f Xti=3 Eg=1.11 Vaf=18.7 Bf=180.7 Ne=1.5 Ise=0 Ikf=80m Xtb=1.5 Br=4.977 Nc=2 Isc=0 Ikr=0 Rc=2.5 Cjc=9.728p Mjc=0.5776 Vjc=0.75 Fc=0.5 Cje=8.063p Mje=0.3677 Vje=0.75 Tr=33.42n Tf 179.3p Itf=0.4 Vtf=4 Xtf=6 Rb=10)2) BJT 7:0은 어떻게 생성하는건지 궁금합니다.3) .meas I_BGR_RES_PP I(R3)로 측정하는 것같은데, 문법이 어떻게 되는지 여쭤봐도 될까요..4) 시뮬창에서 가로, 세로 선을 띄웠는데, 원하는 값을 입력을 못하는데 혹시 방법이 있을까여?5) operating point 회로도에 띄우는방법이 궁금합니다. 그리고 op시뮬돌렸을때 gm값이 log에 안뜨는데 혹시 방법이 있을까요? ※ .dc temp --> 온도 시뮬※ .step param --> para sweep

문제 상황 안녕하세요 삼코치님, 제가 이러한 오류 메세지를 받았습니다. I(R3)에 대해서 전류 측정을하려고 play버튼을 눌렀는데 이렇게 뜨네요.제가 시도한 방법지피말로는 ".OPTIONS ALLOW_AMBIGUOUS_MODELS"을 추가하면 된다곤하긴하는데 그렇게 했더니 코치님의 I(R3)에 대한 결과랑 좀 전류가 order부터 너무 다르게 나와서요... 중복으로 뭔가 정의되면 결과가 잘 안나오는것같네요 그래서 PSPICE를 삭제하고 관련 파일 다 삭제하고 재설치를 했는데도 이렇게 뜨네요.ALLOW_AMBIGUOUS_MODELS을 넣고 실행해보면 다음과 같습니다Ic(Q11)이 order가 테라암페어입니다... 그리고 이게 또 이상한게 처음에 시뮬레이션 돌리면 원래는 바로 전류 결과가 떠야하는데 자꾸만 VDD_TEST에 대한 결과를 나열하더라고요.. 그래서 제가 add trace로 Ic(Q11)추가한겁니다.참고로 저 회로에서 윗쪽 세팅은 다음과 같습니다.  설치파일과 회로도파일 등 파일 경로 상황일단 파일 경로는C에다가 LT SPICE설치파일을 뒀고 그 파일안에 asc_file안에 아래와같이삼코치님의 파일을 넣은 상태입니다. 중복이름 정의 메세지를 어떻게 없애야할까요..? 3,4시간동안 진짜 이것만 붙잡고 했는데 모르겠네요. 지피티말로는 NPN이름이 중복된거라는데, 그러면 NPN에 대한 lib파일을 찾아서 뭐 어떻게든 해보려했는데 도저히 못찾겠네요... 도움주시면 감사드리겠습니다.