LDO 설계시, AMP의 설계 스펙

아날로그 회로설계 실무 : Analog IP 설계와 성능 개선하기

LDO 회로의 Phase-margin 개선해보기

해결된 질문

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안녕하세요, 삼코치님.

최근 LDO 설계 및 시뮬레이션을 진행하면서 안정성 분석에 어려움이 있어 질문드립니다. 매번 빠르고 정확한 답변 주셔서 감사합니다.

1. LDO 안정성 PM 변화 경향에 대한 분석 및 질문

일반적으로(삼코치님, 다른분들 과제 결과) LDO 설계에서는 Light Load Current에서 PM이 좋지 않고, Max Load Current로 갈수록 PM이 좋아지는 경향을 보이는 것으로 알고 있습니다. 하지만 제 LDO는 초기 시뮬레이션에서 정반대의 경향을 보였습니다.

초기 제 LDO의 관찰된 PM 경향:
- No Load / Very Light Load : PM이 양수로 (예: +40도) 비교적 좋게 나왔습니다.
- Load Current 증가 (중간 부하 ~ 최대 부하): PM이 급격히 감소하여 음수(예: -50도 이하)가 되었습니다.
- (즉, PM(경부하) > PM(최대부하)의 경향을 보였습니다.)
저의 초기 분석 (당시의 오해):
- Load Current 증가에 따른 Wp(load)가 Wp(pass)와 근접하다가 다시 멀어지게 되어 PM을 확보하지 못했다고 생각했습니다. 즉, 급격한 Wp(Load)의 변동이 핵심이라 생각했습니다.

2. 원인 발견: RHP Zero와 그 영향

다시 분석 결과, 제 LDO가 특이한 PM 변화 경향을 보였던 핵심 원인은 다름 아닌 'RHP Zero'였음을 알게 되었습니다.

AMP(오류 증폭기) 내부 설계 문제:
- 저는 AMP만 따로 설계할 때, PM을 55도에 맞춰 설계하기 위해 RHP Zero가 발생하는 회로 구성을 그대로 두었습니다. 당시에는 PM이 90도까지 올라가면 반응이 느려질 것이라고 판단하여 LHP Zero로의 변환(Rz 값 증가)을 의도적으로 하지 않았습니다.
- 하지만 이 RHP Zero가 전체 LDO 루프의 안정성 마진을 깎아먹어, 결과적으로 Load Current 변동 시 PM이 다른 LDO들과 반대 방향으로 변동하는 원인이 되었던 것 같습니다.

3. 현재까지의 해결 시도 및 추가 질문

현재 RHP Zero 문제를 해결하고 안정성을 개선하기 위한 시도를 진행 중이며, 몇 가지 질문이 있습니다.

(3-1) AMP 단독 설계 기준에 대한 질문:

LDO 설계 시, AMP(오류 증폭기)만 따로 설계할 때 기준으로 삼는 PM 스펙이 있는지 궁금합니다. ex) LDO설계시 AMP의 PM은 90도 이상 확보 필요

(3-2) RHP Zero 해결 시도 및 결과:

AMP 내부에 있던 Rz, Cc 값(이전의 44kΩ, 150fF)이 너무 작아 Zero 역할을 제대로 못 한다고 판단했습니다. (이는 UGB 이전으로 Zero를 앞당겨 위상 보상을 해야 함에도 불구하고, 해당 Zero가 너무 높은 주파수에 위치했기 때문입니다.)
이를 해결하기 위해 Rz, Cc 값을 증가시켜 LHP Zero를 형성 및 UGB근처에 형성되도록 하였습니다.
결과: 시뮬레이션 결과, 제 LDO의 Mag/Phase 그래프가 이제는 다른분들 LDO 및 코치님의 시뮬레이션과 같은 방향(고주파에서 PM이 좋아지는)으로 변화하였습니다.
- (이 변화는 RHP Zero를 LHP Zero로 전환하거나, 기존 Zero의 위치를 UGB 근처로 앞당긴 결과로 판단하고 있습니다.)
질문: 이처럼 LHP Zero를 형성하여 Mag/Phase 그래프의 형태를 개선한 것이 올바른 접근 방식이었는지 확인 부탁드립니다.

(3-3) 고주파에서의 Loop Gain 증가 현상:

UGB 이후 Loop Gain이 감소했다가, 급격히 증가하는 부분이 있었는데, 이러한 현상은 그대로 두어도 괜찮은지 궁금합니다.

(3-4) ESR Zero 조절 방법에 대한 질문:

ESR 저항은 캐패시터에 존재하는 고유한 저항으로 알고 있습니다. Zero 삽입 시 ESR Zero를 조절하는 방법이 캐패시터 자체의 종류를 선택하거나 외부 저항을 직렬로 삽입하는 방법 외에, 혹시 다른 직접적인 방법이 있는지 궁금합니다.

comparator circuit ring-oscillator amp

답변 2

회로설계 멘토 삼코치

지식공유자

안녕하세요, 답변 남겨드립니다.

질문 주신 LDO의 AMP 설계에서 phase margin(PM)이 Load current 변화에 따라 일반적인 트렌드와 다르게 동작했던 현상과 관련하여, 이 상황은 매우 흥미롭고 실제 실무에서도 자주 발생하는 고급 이슈입니다. 정리해보면 다음과 같은 설계 및 해석 포인트로 설명드릴 수 있습니다.

먼저, 일반적으로 LDO의 loop gain을 구성하는 dominant pole은 경부하(예: 0~50 µA)에서는 output node에 위치한 Wp1이 되고, 중부하/중간 로드에서는 두 번째 pole(Wp2, 통상적으로 AMP 내부 compensation node에서 발생)이 점점 UGB 근처로 이동하여 PM이 급격히 감소하게 됩니다. 최대 부하(예: 75 mA)에 이르면 output capacitance와 load current로 인해 Wp1이 상위 주파수로 이동하고, compensation node pole과 충분히 간격이 생겨 phase margin이 다소 회복되는 경향을 보이게 됩니다. 이것이 이론적인 PM(min) > PM(max) > PM(mid)의 전형적인 구조입니다.

하지만 결과처럼 고주파에서 PM이 다시 불안정해지는 특성은 주로 아래의 원인으로 설명될 수 있습니다.

RHP Zero의 존재:
AMP의 출력단이 NMOS를 드라이브하며 common-source topology로 구성되어 있고, 그 gate에 Miller compensation이 걸려있을 경우, 이 구조는 RHP Zero를 형성합니다. 이 RHP Zero는 UGB 근처 또는 그 이전에 나타날 경우 PM을 강하게 감소시키며 phase가 다시 올라오지 않게 만들 수 있습니다.
언급하신 "RHP Zero를 억제하고 LHP Zero로의 변환은 하지 않았다"는 구조라면, compensation capacitor(Cc)가 접지로 향하지 않고, Miller 방식으로 load transistor의 gate에 연결된 상태였을 가능성이 높습니다. 이 경우 LHP Zero를 만들기 위해서는 전통적으로 “nulling resistor(Rz)”를 직렬로 Cc에 삽입하거나, Cc 자체를 load path와 분리하여 folding된 방식으로 설계하여야 합니다.
예: LHP Zero 주파수는
f_zero ≈ 1 / (2π × Rz × Cc)
이 Zero는 UGB보다 3~5배 낮게 위치시키는 것이 일반적이며, PM 확보에 매우 효과적입니다. 너무 높은 PM(예: 90도 이상)은 overshoot 없는 반응을 만들지만, 응답 속도를 매우 느리게 하므로 50~65도 수준이 현업에서는 타협점으로 많이 사용됩니다.
Pass Transistor의 W/L 영향:
800/1이라는 큰 비는 Cgg (≈ W × L × Cox) 및 gm이 매우 커서 Miller pole이 상당히 고주파로 올라가게 됩니다. 이로 인해 compensation이 어려워지고, UGB 이후에 unexpected한 3차 또는 4차 pole이 등장하면서 gain/phase 응답에 불안정성이 생깁니다. 이 경우 Pass FET의 크기 최적화 또는 buffer stage 삽입을 통해 영향을 줄일 수 있습니다.
ESR Zero 조정법:
Load capacitor에 series로 존재하는 ESR은 loop에 추가적인 LHP Zero를 삽입하여 phase를 보정하는 데 매우 유용하게 사용됩니다. 주파수는 다음과 같습니다:
f_ESR_zero ≈ 1 / (2π × ESR × Cout)
일반적으로 ESR이 수십 mΩ인 경우 10~100 kHz 정도의 낮은 주파수 대역에서 LHP Zero가 형성됩니다. 이 Zero는 compensation capacitor에 의한 pole과 상쇄되며 phase margin을 개선합니다. 실제로는:
- ESR이 너무 작으면 Zero가 너무 높은 주파수에 위치하여 효과가 줄어듭니다.
- ESR이 너무 크면 이 Zero 자체가 UGB를 넘어버려 phase boost가 적습니다.
따라서 필요 시에는 capacitor를 병렬로 구성하거나 내부에 적절한 ESR(예: 20~100 mΩ)을 갖는 세라믹/탄탈 캐패시터를 선택하여 활용합니다. 직접적으로 R을 삽입하는 구조도 가능하지만, 이는 보통 board level에서는 잘 사용되지 않으며 AMP 내부 compensation loop에서 조정하는 방식이 선호됩니다.
UGB 이후 Loop Gain 급증에 대한 처리:
통상적으로 UGB 이후에는 loop gain이 빠르게 감소해야 합니다. 만약 다시 증가하는 구간이 있다면 그것은 non-dominant pole이 feedback loop에 영향을 미치는 것이며, 일반적으로 undesirable한 구조입니다. 이 경우 compensation 구조를 다시 설계하여:
- Pole/Zero 위치를 더 넓게 분포시켜 overshoot을 방지하고,
- UGB 이후에도 monotonic한 Gain roll-off를 확보하는 것이 이상적입니다.

AMP 설계시 기준 스펙 예시는 아래와 같습니다 (실제 칩 조건에 따라 다소 유동적임):

Phase Margin(PM): 50~65도 (보통 60도 ±5도 권장)
UGB: 일반적으로 500 kHz ~ 수 MHz 수준 (앰프에 따라)
A_loop: 80 dB 이상 (초기 정적 조건에서)
Power Consumption: µA 단위 이하 (특히 배터리 제품용)
Slew Rate, Settling Time도 중요하지만 PM과 trade-off

결론적으로, 설계에서 RHP Zero의 영향과 compensation 구조의 선택이 PM 변동 방향을 반대로 만든 주 원인이며, 이는 LDO loop compensation에서 매우 핵심적인 포인트입니다. Compensation 구조 변경을 통해 LHP Zero 삽입 및 PM을 컨트롤한 점은 정확한 방향이며, 이와 같은 분석 기반 접근은 실무에서 매우 중요한 역량입니다.

인프런 AI 인턴

안녕하세요, 인프런 AI 인턴입니다. han님.

질문에서는 LDO(저전압 드롭아웃 레귤레이터)의 Phase Margin(PM) 변화에 대한 이해가 필요한 것 같습니다. 시뮬레이션 결과가 예상과 맞지 않는 부분에서 혼란을 겪고 계신 듯합니다. Phase Margin은 회로 안정성을 결정하는 중요한 요소 중 하나로, 주파수 응답의 고차적 특성, 즉 주파수에 따른 응답의 변화에 관련됩니다.

LDO의 Phase Margin 특성

Phase Margin 정의:
- Phase Margin은 시스템의 안정성을 결정하는 요소 중 하나로, 주어진 주파수에 대해 시스템이 얼마나 빠르게 반응할지를 나타냅니다. Phase Margin이 높을수록 안정성이 높은 반면, 너무 낮으면 발진할 가능성이 있습니다.
다양한 부하 조건에서의 변화:
- 경부하(light load) 조건에서는 보통 회로 내에서 기본 안정성이 확보되지만, PM이 높을 것으로 기대됩니다.
- 중간 부하 조건에서는 두 극점(pole)이 서로 가까워지면서 주파수 특성이 나빠질 수 있고, 이에 따라 PM이 낮아질 수 있습니다.
- 중부하(heavy load) 조건에서는 일반적으로 PM이 변화하며 안정성이 다시 확보되는 경향이 있습니다.
시뮬레이션 결과 분석:
- 예상했던 대로 min Load Current에서 최대 안정성을 보이고, max Load Current에서는 중간 안정성을, 중간 Load Current에서는 최저 안정성을 보여야 할 것 같습니다. 기존 시뮬레이션에서 의도된 결과가 나오지 않았다면, 이는 회로의 특정 설정이나 파라미터 영향 때문일 가능성이 큽니다.
조정이 필요한 설정:
- 주파수 응답에 영향을 미치는 파라미터(예: 보상(neutralization), 캐패시터 값 등)를 체크하고, 시뮬레이션 환경 설정(예: 온도, 공정 변화 등)을 고려해 보세요.
- 특히, 초과 정도에 기반하여 LDO의 보상 네트워크를 조정하여 안정성을 최적화할 수 있습니다.

추가 도움

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- 스위칭 레귤레이터에서의 Phase Margin 특정과 기타 연관 특성

아날로그 회로의 복잡한 주파수 응답을 정확히 이해하고, 원하는 품질 특성을 얻기 위해 모든 관련 파라미터를 세심하게 다루는 것이 중요합니다. 시뮬레이션에서 나타난 비정상적 패턴은 설계 검토 및 최적화를 통해 개선될 수 있습니다.

질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드렸습니다. 현재 베타 기능으로, 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏 항상 궁금한 점이 있으시면 이어서 질문해 주세요. 곧 지식공유자께서 답변해 드릴 것입니다.

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