강의에서 설계하신 최종 스키매틱을 보면 CH340C의 VCC, V3 핀에 0.1uF과 GND을 연결하신 후 3V3은 연결하지 않으셨는데 넣는게 맞는건가요?

안녕하세요 삼코치님, Artwork 작업 중궁금한 점이 생겨 질문 남깁니다. 현재 강의의 회로에서 PHY CHIP 먼저 Routing을 하고 있었고 Design rule도 체크할 겸 DRC를 하는 와중에 해결이 안되는 부분이 있어 확인 요청 드립니다. Bottom layer에서 GND의 VIA를 연결했는데, 연결이 되어 있지 않다고 오류가 발생했습니다.VIA 자체에는 Full layer가 routing 되어있어서 큰 문제는 없을 거 같은데, 현재 power plane의 via에만 해당 DRC 오류가 발생하여, 과제 진행에 어려움을 겪고 있습니다. 확인해주시면 감사하겠습니다. 

안녕하세요 삼코치님최종 schematic 완성하여 ERC 진행 후 문의 사항이 생겨 질문 남깁니다. 해당 Error 사항을 waive해도 되는지 궁금해서 자료 첨부드립니다. 현재 Error 내용에서 가리키는 소자들은 모두 symbol을 불러와서 rounting까지 마친 상태입니다.감사합니다.

안녕하세요. 디버거 실습 강의 중 궁금한점이 생겨 질문드립니다.Port 라우팅을 진행할때, 각 포트들이 데이터 시트의 PIN Configuration 기준으로 포트 연결을 한다고 하셨습니다.JTAG/SWD는 PIN Configuration에 나온대로 연결된 것으로 보이는데, 하기 이미지와 같이 메인 컨트롤러 F407과 연결되는 포트들은 PB12~14로 지정하셨던데, 데이터 시트에는 관련된 내용이 보이지 않아서요.그냥 I/O Port 아무거나 사용해도 무방해서 아무 Port나 F407과 통신하는 포트로 지정하여 연결하신 걸까요?아니라면 PB12, 14는 F407과 디버거 간의 JTAG 연결, PB13은 F407 리셋 포트로 지정하신 이유가 궁금합니다. 

Kicad 실습 중에 ERC 진행 시 질문있어 글 남깁니다우선, Debugger 설계까지 완료 후 강의에서 나온거 같이 ERC 체크를 진행하였습니다.강의에 나온거 Warning / Error 이외에 다음과 같은 Warning 문구들이 떠서 문의드립니다.사용한 캐패시터나 IC 칩들이 현재 Configuration이 Footprint library를 포함하고 있지 않다고 하면서 Warning이 뜨는데, 해결방법이 있을까요? 제가 library를 잘못 다운 및 설정한 건지 문의드립니다.Warning이라 추후 실습 및 시뮬레이션할때 문제 되지 않을거라고 예상되는데 문제 될지도 궁금합니다. 

보시면, GND에 인접한 wire를 클릭했는데, from netclass가 +3V3으로 나옵니다.. 어떻게 해야 해결할 수 있을까요??

안녕하세요 삼코치님 강의 내용 중 궁금한 점이 생겨서 질문 남깁니다. 강의 12분 40초부터 참조하게 되면 VP 전압을 GND로 잡아주게 되는 것을 볼 수 있습니다. DataSheet상 VP 전압은 Speaker amp의 power라인으로 기재되어있으며, 1.6~5.25V를 권장하고 있습니다. 전원 라인의 설계 의도가 Datasheet에서 차이가 나는지 궁금해서 질문과 Datasheet 참고자료 첨부드립니다.<Diagram><Power guide> 감사합니다.

안녕하세요 삼코치 님, 강의 관련해서 질문이 생겨서 질문 남깁니다. 강의 자료, Power Supply, Bulk cap 선정 방법 자료에서 3. Bulk Capacitor와 Power Supply의 상호보완 ① PSU 출력단 + Bulk Cap 설명에서 궁금한 점이 생겼습니다.대용량 전해 캐패시터는 저주파 리플을, 상대적으로 작은 용량의 MLCC 캐패시터는 고주파 리플을 담당한다고 말씀주셨습니다.그에 관련해서 두 가지로 생각을 했습니다.1. 두 캐패시터 모두 병렬로 연결되어 있기 때문에 하나의 등가 캐패시턴스로 보여 MLCC의 캐패시터 용량이 보이지 않을 것입니다. 그래서 저주파 보다는 고주파 리플만 잡을 것으로 보입니다.2. 이번에는 위와 같은 등가 회로로 생각해보는 것입니다. (해석에 맞춰서 등가 회로를 구성했습니다.) 각각의 저항은 PCB 배선 라인에서 보여지는 기생 저항으로 각 노드별로 RC Network가 형성되어 있습니다. 따라서 첫 번째 노드는 두 번째 노드에 비해 상대적으로 더 낮은 Frequency에서 cut-off 하기 때문에 저주파 리플 담당이라고 하는 것이고, 두 번째 노드는 더 높은 Frequency에서 cutt-off 하기 때문에 고주파 리플 담당이라고 보는 것 같습니다. 결론적으로 Midbandwidth를 같게 되는 회로 구성이라고 해석됩니다. (2. 서로 다른 구간의 캐패시터 배치 내용과 동일합니다) 그래서 결론적으로는 2번 째 해석으로 가져가면 되는 건지, 2 번째 해석이 맞다면 해당 강의 자료 1. PSU 출력단 + Bulk Cap과 2. 서로 다른 구간의 캐패시터 배치는 어떤 내용의 차이가 있는지 궁금합니다. (강의 동영상 11분 58초 부터 참고해주시면 될 것 같습니다.) 긴 질문 읽어주셔서 감사합니다.

안녕하세요 삼코치님, Debugging pin 설계 관련해서 질문드립니다. F103은 현재 회로에서의 역할이 F407을 실시간 디버깅을 하는 것으로 알고 있습니다. 또한 강의를 참고했을 때, F103의 PIN(GPIO라고 생각하신걸로 추정)에서 F407의 JTAG PIN으로 Routing 한 걸로 이해했습니다. 이해한 거를 바탕으로 아래와 같은 의문이 생겼습니다.1. F103에서는 PB14/12 왜 둘 다 TMS로 배치를 하는지? (DS의 Main function이 여러 개이며 JTAG 관련 Function 없음을 확인했습니다.)2. F103에서 F407로 연결 되는 핀에는 TMS, TCLK,TRST는 있는데 TDI/TDO가 없는데 이런 경우는 데이터 통신이 안되는 거 같습니다. 긴 글 읽어주셔서 감사합니다.

안녕하세요 삼코치님, 강의 복습 중에 질문이 생겨 남깁니다. 13분 42초부터 OSC 사용을 위한 Schem 설계를 하시는데, 강의 에는 "외부 OSC를 사용을 하기 때문에 OSC32_IN/OUT을 no connection 시키고, OSC_IN/OUT에 X-tal을 연결한다"라고 말씀하셨습니다.DS를 참조했을 때는 OSC32_IN/OUT Pin이 LSE Pin이고 OSC_IN/OUT은 HSE Pin 이어서 둘 다 외부 OSC를 사용하는 것으로 보여지는데 제가 잘못 이해하는 걸까요?감사합니다

22번 STM32F103: PIN Names,Pakage info강의 8:00분에 임의로 강의자료가 수정되어지는 구간이 있습니다. 이 부분 수정해주시면 감사하겠습니다.

안녕하세요. 수강중 궁금한게 있어 질문 남깁니다. 데이터 시트 상 각 전원부를 설계하는과정에서 VDD쪽 : 0.1uF 캡 15개와 4.7uF 캡 두개를 사용하는 반면 강의 5:51초의 경우 0.1uF 5개와 4.7uF 1개를 사용합니다. ADC 전원공급을 위한 VDDA도 데이터시트에 비해 용량이 크게 선정된것같은데 ADC부의 경우 전압의 안정적인 공급?을 위해 용량을 크게 사용했다고 이해했지만 VDD의 경우는 오히려 더 적게 사용되어서 의문이 들어 질문 남겼습니다! 혹시 VDD의 핀이 6개이기에 6개의 캡 조합을 사용한게 맞을까요?  

pcb hw설계 실무 강의 STM32F407 schematic 설계하기 5:48즈음에 궁금한 내용이 있어 문의 드렸습니다!100MHz 고주파 잡음을 제거하기 위해 ferrite bead를 사용했다고 하셨는데, 2.2uF cap만 사용해서는 100MHz 부근 노이즈가 제거가 안 되는 지 여쭤보고 싶습니다.

안녕하세요. 강의 잘 보고 있습니다. bottom과 연결되는 3v3 via 위치가 top의 ic칩 몸통 아래에 배치된걸 보고 궁금해서 문의드립니다. kicad의 via는 기본적으로 관통홀인 것으로 알고 있습니다. 해당 경우에는 via 설정을 바꿔서 blind로 bottom 하고만 연결되게 한 것일까요? 그리고 smps로부터 12v 전원을 받는 커넥터의 earth는 MH과 어떻게 연결되는지도 궁금합니다. 강의에서는 따로 연결되어 보이진 않아서요

혼자 해본 다음 다운 받아서 비교해보라고 하셨는데, 자료 다운 태그가 없어서 질문드립니다!

 STM32 데이터시트나 PPT 강의 자료 말고 스크린샷 오른쪽 같이 강의 참고 문서들을 개인적으로 복습하면서 보고 싶습니다.제가 정리할 수도 있겠지만 혹시 실례가 안된다면 다운 받을 수 있는 곳이 어디인지 알고 싶습니다. 카페에서도 안 보이더라고요 ㅠ...확인해주시면 감사하겠습니다.

안녕하세요 삼코치님!저는 아날로그 회로 설계경험(LDO,PLL)들을 바탕으로 HW PCB단계 면접 준비중입니다.따라서 PCB 경험을 쌓고자 수강하게 되었습니다. 섹션9의3번 내용에 대해서 질문이 있어서 남기게 되었습니다.삼코치님 자료 4번에 어필 전략 부분에 대해서 궁금한 점이 있습니다.(자료에 대한 내용은 모든 분이 볼수있는것 같아서 간추려서 설명하겠습니다) 둘 간의 차이를 5%줄인 경험 : 이 부분에 대해서는 어떻게 하는지 궁금합니다. 결국 PCB에서 테스트하려면 IC를 직접 제작하거나, 모델링해야되는 걸로 압니다만.. IC는 직접 시뮬레이션까지는 되어도 제작하려면.. 비용이..ㅠ ~~통해 리워크 감소 : 아날로그 IC레벨에서 PSRR, JItter등 감소한 경험이 있지만, HW직무에서는 결국 IC를 외주 맡기는 입장에서, HW설계는 결국 블랙박스처럼 사용만 하게 될텐데, 이게 HW 역량과는 어떤 연관성이 있는지 정확하게 잘 모르겠습니다.. 면접 준비하다가도 공격들어오면 어떻게 답변해야될지 어렵네요..ㅠ 제가 지원한 회사는 대량생산이 아니라 패키징된 IC를 그냥 구매해서 쓰는걸로 압니다.. 이럴땐 어떻게 어필해야될지 모르겠네요..

안녕하세요 삼코치님 과제4 진행방식 관련해서 문의 남깁니다.구글 docs에 올려주신 과제 내용을 살펴보면, study에 있는 내용들이 거의 강의 교안에 있는 내용과 겹쳐있습니다. 예를 들어 study 2번에 Ferrite bead의 스펙 특성을 조사하라고 했지만, 강의 교안에 그 내용이 다 담겨있습니다. 이런 경우에는 과제를 어떻게 진행하면 좋을까요? 감사합니다.

디버거 스케메틱 그리시는 중간에 저항은 주로 1K ~ 100K 정도 쓴다고 하시는데 100K, 10K, 1.5K 로 별다른 설명 없이 사용하시던데 통상적으로 해당 핀 연결시 많이 쓰이는 저항값을 선정하셔서 쓰신걸까요?

안녕하세요.자료 50p에서는 CM(Common-mode) voltage 요구사항이 2.5V로 명시되어 있고, 이에 따라 측정 범위가 0~2.5V로 설정된다고 설명해주셨는데요.그런데 53p의 Specification Define 표에서는 CM voltage가 5V로 표기되어 있어, 이 부분에 대해 궁금점이 생겨 문의드립니다.궁금한 점은 아래와 같습니다.53p의 specification define 표에서 CM voltage가 2.5V가 아닌 5V로 기입된 이유가 궁금합니다.CM voltage가 증폭기에서는 동작을 위한 바이어스 전압으로 활용되는 것으로 알고 있습니다. ADC에서는 CM voltage 용어가 다른 의미나 설정 방식으로 활용되는지 궁금합니다.감사합니다.