block design 시 zync에 ddr3 인터페이스가 지금 같은 경우는 zybo-20이니 자동 연결 되게 되있던데, 만약에 ddr3가 아닌 다른 외부 메모리(sdram)이 있으면 여기에 hello world 코드가 실행되게 하려면 절차가 어떻게 될까요? 제가 가지고 있는 보드가 zync가 아니라 microblaze로 하고 있는데 보드에 ddr3가 아닌 sdram이 있거든요. 이걸 활용해서 vitis 기능을 쓰고 싶은데, mig 7 series ip가 ddr3 ddr2만 지원을 해서 직접 controller를 설계해야될 거 같아 sdram controller 예제 코드 기반으로 보고 있는데요. 1. ddr3 대신 sdram으로 해서 elf 파일을 올려도 동작 하는지(용량 충분하다 가정) : HW 적으로 VIVADO에서 로직 구현만 확인 되면 VITIS에서 똑같이 hello world를 출력할 수 있는지?2. sdram controller의 예제의 경우, axi interface가 아닌 user interface - controller - sdram interface - sdram 이런 식이 던데, user interface를 axi interface로 변환 하는 방법?그리고 혹시 추가적으로 더 해야되는 작업이 있나요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

질문 1. pipeline 부분에서 설계 프로젝트가 pipeline 구조로 된 8제곱 계산기잖아요?그때 설계 spec이 0~99까지의 입력을 넣어 0^8~99^8을 결과로 만들어내는 모듈인데 이때 궁금한 점이 앞 전에 설계했던 counter를 8제곱 계산기 앞에 붙여도 되나요?0~99까지만 cnt 하는 counter를 앞에 놓고 그 출력을 입력으로 하는 8제곱 계산기로 설계해도 상관없는 건가요? 질문 2. 그리고 testbench에서 @(posedge clk) //afor(i=0;i<100;i=i+1) begin@(negedge clk)i_valid = 1;i_value = i;@(posedge clk) //bend@(negedge clk)i_valid = 0;i_value = 0;라고 코드를 작성하셨는데 이런 문법이 따로 있나요?? 이 코드 자체가 잘 이해되지 않습니다.. (지피티한테 물어봐도요 ㅜ)//a에서 posedge를 받으면 for 문으로 들어간다i=0 을 받고 negedge clk 가 되면 할당한다.//b에서 다음 클럭의 posedge clk를 받으면 다시 //a로 돌아간다.1~3을 반복수행한다. 이런 순서가 맞나요??저는 이런 순서로 생각하고코드를always @(posedge clk) beginfor(i=0;i<100;i=i+1) begin@(negedge clk)i_valid = 1;i_value = i;end 로 바꿔서 해봤거든요 근데 에러나서 돌아가질 안길래.. 제가 보기에는 다른 점이 없어보이는데어떤 점이 문제일까요?

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 항상 좋은 강의 감사합니다!! 9장의 LED 점등하기 예제를 응용해서 거의 유사한 프로젝트를 구현했습니다.그런데 이를 실행하기 위해서 강의 영상처럼 Vitis 프로그램 내에서 실행시키지 않고 Flash에 fpga 프로그래밍 정보를 넣어주고 흔히 사용하는 vscode 등의 IDE를 통해서 C 코드를 실행하여서 다른 UART terminal로 Register 정보를 받아오는게 가능할까요?? 감사합니다. 

맛비님 안녕하세요, 항상 바쁘신데 감사합니다.34장 Video 관련 설명 부분에서 Display Blanking Region이 "고속 전송을 위해 휴식이 필요한 부분" 이라고 말씀해주셨습니다. 이 부분이 이해가 가지 않아 내용을 찾아보니, 동기화와 안정성을 위해 필요한 부분이라고 나와있습니다.이것을 생각해보면 저희가 Display에 나올 부분 즉 active region만 딱 보내게 된다면 잘리는 부분도 생길 수도 있고, 예기치 못한 상황이 발생할 수 있어 여유 pixel을 보낸다고 생각하여 동기화와 안정성을 위해 필요한 부분이라는 말은 이해가 갑니다.혹시 고속 전송을 위해 휴식이 필요하다 라는 말을 조금 더 설명 해주실 수 있는지 궁금합니다. 좋은 하루 되세요 !    =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

비바도를 실행하다 멈춘상태로 있길래 작업 관리자로 닫았습니다.여기서 다시 vivado&를 하려고하자 start_gui만 뜨고 실행이 되지 않았습니다.그래서 컴퓨터를 껐다 키려했는데 무한로딩에 걸리고 말았습니다.도중에 초기화를 눌러버렸다가 급히 컴퓨터를 36퍼에서 껐었습니다 설치야 뭐 다 하면 되지만 제가 중요하게 하고있던 프로젝트가 우분투 서버에 있는데 초기화 조금하다 멈춘거로 날아갔을까요..? 그리고 컴퓨터를 평생 실행 못시키면 제 플젝은 날아가는 건가요..?원격으로 제 우분투에 잡속해서 파일만 빼올 방법이 앖을까요..??.하...살려주세요...너무 춥고 외롭고...힘들어요..

counter 이론편에서 말씀하시길 cnt = cnt +1이라고 verilog로 기술하면 안된다고 말씀하셨는데 (이러면 전기 신호가 한 바퀴 도는 거라고 말씀하셨습니다!) 이 부분이 잘 이해가 되지 않네요 시퀀셜 로직을 설계할 땐 nonblocking을 쓰는 것이 국룰이라고 배우긴 했습니다만if 문 안에서cnt = cnt +1 한 문장 뿐이니 밖에 없으니까 blocking을 쓰던 nonblocking을 쓰던 오른쪽 cnt 를 왼쪽 cnt에 할당하기 위해선 이전 clk에서 결정된 cnt 값이 할당돼야 하므로여튼간에 f/f가 만들어지니 상관없는 거 아닌가요??

안녕하세요.WDMA, RDMA 코드를 구성하시는 부분에서 MOR 을 지원하기 위해 각 채널간 별도의 FSM 을 구성하시고, FIFO 를 통해서 채널간의 정보를 전달 해 주신 것으로 확인 하였습니다.현재 구조는 1x1 구조이기에 별도로 ID 를 사용하지 않아 해당 방식으로 구현이 가능한 것으로 보았는데요.만약 nxm 구조를 사용해야 한다면 AR 의 경우 out-of-order 를 지원해야 하기에 별도로 ID 에 대한 정보도 저장을 하고, AR 을 보낸 순서와 R 을 받는 순서가 서로 달라서 FIFO 를 사용하지 못 할 것 같은데... 혹시 해당 상황에서 현업에서는 어떠한 구조...? 를 사용하게 되나요?

제목과 같이 오타 및 내용 수정이 필요한 듯하여 내용 남김니다.page. 3오타: clocck -> clock page. 8xc7a35tcsg325-1 로 setting 시 implementaion시 error 발생.이미지 내용대로 xc7a35tcsg324-1 이어야 문제 없음. 시간 많이 까먹었네요 ㅜㅜ.. 열심히 기초 닦고, 다음 step 으로 진행, 보드도 구매하여 실습으로 ~~~  

처음에 오류가 뜨길래 다른분들 질문글 중에 비슷한것을(아래 사진과 같은 오류) 찾아서 그 부분까지는 해결이 된것 같은데 이 다음부분에서 아래 사진과 같은 오류가 뜨네요 근데 이 부분도 저분이 아래 사진과 같은 답변으로 알려주시긴했는데저 부분이 이해가 가질 않습니다.. 단순히 3가지 쳐서 엔터 쳐보니 그건 아닌것 같고.. 질문을 단순히 하자면저에게 뜬 오류가 제가 올린 사진과 같이 다른분이 해결한 방법대로 하면 맞는 오류일까요?? 질문 1 이 맞을 경우 마지막에 올린 사진과 같이 해결하는 방법이 뭔가요? (/ect/environment 파일에 추가한다는게 뭐고 어떻게 하는건지..) 

안녕하세요! 좋은 강의를 이제 막 시작해보는 중입니다!제가 금전적.. 여유가 없어서 이전에 알리 익스프레스에서 샀던 zynq mini 7020 보드로 이 수업을 진행하려고 하는데요! 따라가는 도중 아래와 같은 오류가 떠서 2시간 정도 구글링하고 메뉴얼 찾아보고 하는데 해결이 안 됩니다...혹시 맛비님이시라면 알 것 같아서 질문 드려봅니다...!!제가 쓰는 보드는 위와 같이 생겼고, UART에 연결 후 포트 번호 맞춰서 vitis serial terminal에서 connected까지는 되는데 위의 사진과 같은 오류가 뜹니다 ㅠㅠUSB케이블은 제품에 동봉된 케이블을 사용했습니다.  (이전 LED 강의는 constraint 파일을 어떻게 수정해야 할 지 잘 몰라서 눈으로 보고 이해만 했고, 이번 강의 성공시 이 보드로 따라갈 수 있다고 생각해서 재도전 하려고 이 수업부터 시도해보는 중입니다..)=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

맛비님 바쁘신데 항상 감사합니다. DMA를 설계하는 이유는 CPU 즉 프로세서의 개입없이 DATA를 MEM -> I/O, MEM->MEM 등등 이동하기 위해 사용한다고 알고 있습니다. 하지만 29장의 사진을 보면 HW가 SW 개입 없이 직접 Memory에 접근하기 위해서는 DDR가 DMA와 연결된 PATH가 없어 잘못 이해한 것인지 여쭤보고 싶습니다. 이렇게 된다면 HW IP에서 결국 프로세서를 거쳐서 DDR로 넘어가서 DMA의 의도와 반대되는 것이 아닌지 궁금합니다. 좋은 하루 되십시오. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 현정호입니다.HIL 보드의 수강이 아니라 Arty 보드로 강의를 구매한터라,강의내용을 이해만 잘한다면5번째 강의 LVDS (Serdes) 구현을Arty A7 -5T 보드로도 구현이 가능한 걸로 알고 있습니다만,추가 하드웨어적인 부품이나 패턴의 변동사항이 있다면 Arty A7-5T 보드로도 구현이 가능한지요?아니면 HIL-A35T 보드를 굳이 구매해야 되나요? 감사합니다

바쁘신데 항상 감사드립니다.실습 강의를 들어보면 ready신호가 아래와 같이 할당 되어있습니다.assign ready = m_ready || ~m_valid ; 여기서 궁금한 점은 첫 번째, m_vaild는 skid buffer의 Master에서 줄 data가 없는 상태라고 말씀해주셨는데.skid buffer의 Master란 다른 말에 skid buffer 내로 들어오는 s_data 쪽을 의미하는지 궁금합니다. 두 번째, valid , ready I/F의 정의는 두 signal 모두 1일때만 data 전송이 유효하다고 알고 있는데assign ready = m_ready || ~m_valid ; 위의 코드는 assign ready = m_ready && m_vaild가 아닌 이유가 궁금합니다. 감사합니다.        =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

6.4.2 강의노트 125쪽에 제조사 sample 코드가 자료실에 있다고 나와있는데 아무리 찾아봐도 없는것 같습니다. 확인 한번만 부탁드립니다. 

안녕하세요.Run As나 Debug As 의 Launch Hardware로 실행했을 때, .elf 파일이 저장되는 위치가 Zynq와 연결된 DDR에 저장이 되는 것인지 Zynq 칩 내부의 RAM이 따로 있는 것 인지 궁금합니다. 또 저장되는 번지수는 정해져 있는 건지도 궁금합니다. ps의 memory map이 따로 영역이 지정 되어있는 걸까요?

맛비님 안녕하세요, 이번에 AMBA 버스 강의가 올라와서 수강 전 궁금한 사항이 있어서 글 남기게 되었습니다. 학교에서 Verilog로 원하는 ip를 설계 후, Block Diagram을 통해서 원하는 AXI interface를 붙여본 경험이 있습니다.(ex. DMA란 한쪽은 AXI4-MM, AXI4-S) 하지만 실제 현업에서 AMBA 버스를 설계한다는 개념은 이렇게 Block diagram으로 이용하지 않을 것 같습니다. 혹시 제 생각이 맞는지, 추가로 실제 현업에서는 설계할 때 크게 어떤 방향으로 진행되는지 여쭤보고 싶습니다. 항상 감사합니다.    =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요:) 강의를 듣던 중 AXI4-Lite의 multiple outstanding 지원에 관하여 궁금증이 생겨 질문을 남깁니다. 본 강의에서 말씀하신 내용 중에 AXI4-Lite Template code는 multiple outstanding을 지원하지 않는다고 하셨는데, 혹여 AXI4-Lite에서 multiple outstanding을 지원할 수 있도록 설계가 가능한지 궁금합니다.또한 만약 가능하다면 AXI4에서 지원 가능한 multiple outstanding과 AXI4-Lite에서의 multiple outstanding이 어떠한 차이점을 가질 수 있는지도 궁금합니다.  

강의안 40page 관련하여 질문이 있습니다.40page project build 관련하여 error가 있는데 해결을 못하고 있습니다.xsa 파일 불러와서 Hello World 예제 그대로 생성하였는데 저는 #include "xil_printf.h"가 제대로 링크되어 있지 않습니다.어떻게 해결해줘야할 지 모르겠습니다..15:19:55 **** Build of configuration Debug for project zcu_1226_App2 ****make all Building file: ../src/helloworld.cInvoking: ARM v8 32 Bit gcc compilerarm-none-eabi-gcc -Wall -O0 -g3 -c -fmessage-length=0 -MT"src/helloworld.o" -march=armv7-a -mfpu=vfpv3 -mfloat-abi=hard -I/home/jhsong/Desktop/zcu_1226/system_wrapper/export/system_wrapper/sw/system_wrapper/standalone_psu_cortexa53_0/bspinclude/include -MMD -MP -MF"src/helloworld.d" -MT"src/helloworld.o" -o "src/helloworld.o" "../src/helloworld.c"../src/helloworld.c:50:10: fatal error: xil_printf.h: No such file or directory 50 | #include "xil_printf.h" | ^~~~~~~~~~~~~~compilation terminated.make: *** [src/subdir.mk:26: src/helloworld.o] Error 115:19:56 Build Finished (took 660ms)분명 xil_printf.h 헤더파일은 프로젝트 파일 내부 폴더 안에 여러개 생성되어있는 것도 확인했습니다../system_wrapper/psu_cortexa53_0/standalone_psu_cortexa53_0/bsp/psu_cortexa53_0/libsrc/standalone_v7_3/src/common/xil_printf.h./system_wrapper/psu_cortexa53_0/standalone_psu_cortexa53_0/bsp/psu_cortexa53_0/libsrc/standalone_v7_3/src/xil_printf.h./system_wrapper/psu_cortexa53_0/standalone_psu_cortexa53_0/bsp/psu_cortexa53_0/include/xil_printf.h./system_wrapper/zynqmp_fsbl/zynqmp_fsbl_bsp/psu_cortexa53_0/libsrc/standalone_v7_3/src/common/xil_printf.h./system_wrapper/zynqmp_fsbl/zynqmp_fsbl_bsp/psu_cortexa53_0/libsrc/standalone_v7_3/src/xil_printf.h./system_wrapper/zynqmp_fsbl/zynqmp_fsbl_bsp/psu_cortexa53_0/include/xil_printf.h 

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 노트북을 새로 구매해서 다시 작업 환경 세팅중인데 사진과같은 문제가 발생하여 질문드립니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================즐거운 연말 보내시는 와중에 별거아닌 질문을 드리는것 같아 죄송합니다 ㅠㅠ [진행사항]Verilog HDL 1 강의를 수강하며, C드라이브에 Linux 환경을 구축한 뒤, 실습파일을 다운받아 실습을 진행했습니다.이번 FPGA 강의를 수강하게 되며 VItis 설치를 하게 되었는데, C드라이브의 용량이 부족하게되어 D드라이브를 새로 구축하였습니다.이후 Vitis (Window)를 D드라이브에 설치 후 정상동작함을 확인하였습니다. [질문사항]제공실습 파일을 넣으실 때(강의 01:48), C드라이브의 FPGA라는 파일에 넣으셨는데, D드라이브에서 진행하게 될 경우 똑같이 D드라이브 내에 FPGA라는 파일을 생성하고 실습을 진행하면 되는지가 궁금합니다.Vivado 프로젝트 실행 후, Project 생성 시, 파일경로가 C드라이브로 자동설정되는데 기존 파일이 있는 D드라이브로 잡아줘야 하는지 궁금합니다. 아래에는 C드라이브, D드라이브 경로 사진입니다.[C드라이브] [D드라이브]혹시나 잘못 건드렸다가 파일경로가 꼬일까봐 일단 대기하고 있습니다.. ㅠㅠ