[4장]Vitis 부분 질문
xsa파일을 올리고 next를 누르면 이 그림 처럼 안뜨고 빈파일로 보이는데 어떤 문제가 있는걸까요..?
1장에서 시계 만들 때는 아무 문제 없었는데..
답변 1
수강 순서 질문 있습니다
1
70
2
UART의 역할이 PC와 PS를 연결해 주는 역할로 알고 있습니다.
1
81
2
HW가속기 설계에서 더 보완할 수 있는 방법이 있을까요?
1
88
2
UART0, 1 중 선택
1
120
2
datamoverbram모듈질문
1
98
2
vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.
1
144
2
vitis 설치 관련 질문 있습니다!
1
146
2
FPGA 공식문서 읽는법
1
147
2
보드 추가의 클릭창이 없습니다.
1
114
2
Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다
1
143
2
BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문
1
139
1
Vitis 코드 작성
1
166
2
vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.
1
359
3
[9장 led 점등 시간 제어 불가]
1
124
2
Platform Invalid 오류
1
226
3
WSL 설치 관련 문의드립니다!!
1
138
2
Vivado 툴, 파일 질문드립니다!
1
230
2
9장 LED 점등 안됨
1
159
3
Edit in IP Packager 이후에
1
120
1
Fpga 로직
1
136
2
pmu-fw is not running
1
200
2
Create Project에 대해서 궁금해요
1
121
2
장치관리자 USB 포트
1
150
2
FPGA 7장 AXI_LITE I/F질문
1
115
1





