묻고 답해요

수강 순서 질문 있습니다

미해결

설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ================== 베릴로그 시즌1, FPGA, 코테 시즌1을 수강하는 학생인데요. 당장 FPGA 보드를 구하기가 어려운 상황이라서 로드맵과 달리 코테 시즌1부터 한 후에 FPGA를 수강해도 그 후수 내용을 이해하고 응용하는데 하자가 없다면 코테 시즌1부터 해도 괜찮을까요?

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Arty A7-35T 구매 불가

미해결

Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)

안녕하세요 해당강의 수강을 위해 Arty A7-35T를 구매하려 했는데 여러 곳에서 판매 불가 안내를 받았습니다 ㅠ. 대안으로 HIL 보드를 구매해서 강의를 들어보려고 하는데 HIL 강의를 할인 받아서 들을 수 있을 지 문의드립니다. 보드 추가구성품을 어떤것들을 사면 좋을지도 알고싶습니다!

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mig7_write8 수정 부분 질문있습니다

미해결

Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)

pdf 페이지 기준 94페이지 질문입니다! mig7_write8을 mig7_write32로 수정하는 과정에서 addr_cnt의 bitwidth가 6비트로 설정되는데, 32까지 증가라면 5비트 unsign으로 구현 가능할 것 같다는 생각에 질문 드립니다. 5비트로 구현시 별도의 flag가 필요하거나 전체 5비트틑 비교하는 로직이 추가되어야 할 것 같은데, 현업에 계신 관점에서 상위 비트를 하나 더 추가한 이유가 궁금합니다! 좋은 강의 잘 보았습니다 감사합니다

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Verilog를 이용한 FPGA 활용기초 37p 질문입니다.

미해결

Verilog를 이용한 FPGA 활용 기초

안녕하세요. 덧셈을 하는 방식에 따라 어떤 것이 더 효율적인지 말씀해주셨습니다. 37page 설명에서는 ex_code3a가 더 효율적인 코드라고 명시되어 있는데 그 이유를 궁금합니다!

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module FA_CLA_1b assign 구문 질문

해결됨

회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project

module FA_CLA_1b 내 assign 구문 중 P(propagation) node에 대한 질문입니다. P는 Full-Adder 상에서 A와 B의 XOR Gate의 입력으로 들어가는 것을 알 수 있는데, 왜 assign P = A | B;로 적혀져 있는지 궁금하여 질문드립니다!

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Vivado 2018.3 버전이 많던데.. 뭐를 설치해야 할까요?

미해결

Verilog FPGA Program 5 (LVDS/Serdes, HIL-A35T)

Vivado Design Suite - HLx Editions Update 1 (4GB 정도) Vivado Design Suite - HLx Editions - 2018.3 Full Product Installation (19GB정도) Vivado Lab Solutions - 2018.3 Full Product Installation (여러가지 버전이 있는데, 수백 MB정도) 어느것을 설치해야 할까요?

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JTAG을 따로 구입해야 하나요?

해결됨

Verilog FPGA Program 5 (LVDS/Serdes, HIL-A35T)

보통 개발 보드에 JTAG이 따로 내장되어서 USB로 모든 것을 해결하는 경우도 많던데, 이 보드에는 JTAG도 따로 구입을 해야 실습이 가능한가요?

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예제코드를 찾고 있는데 어디에서 받을수 있는지 문의드립니다.

미해결

Verilog FPGA Program 5 (LVDS/Serdes, HIL-A35T)

예제코드를 찾고 있는데 어디에서 받을수 있는지 문의드립니다.

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selectIO Interface wizard(oserdes 7:1) 관련 문의 입니다.

미해결

Verilog FPGA Program 5 (LVDS/Serdes, HIL-A35T)

안녕하세요 RGB 각 8bit 및 Vsync, Hsync, DE data 28bit를 OSERDES를 이용해서 LVDS 출력으로 보내려고 합니다. 그러려면 어떻게 접근 해야 하나요? clk_in : 525Mhz clk_div_in : 75Mhz data_in : 28bit 입니다. 조언 부탁드립니다.

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10 bits * 10bits 연산 구현 질문

미해결

Verilog를 이용한 FPGA 활용 기초

안녕하세요. 강사님 강의를 보던 중 10 bits * 10bits 연산 구현에서 bit position을 주석으로 두셔서 살펴 보던 중 곱셈에서 어떻게 bit position을 잡을 수 있는지 질문 드립니다. 어떻게 bit position 잡는지 공부 후 16bits * 16bits, 32bits * 32bits 두 곱셈도 스스로 학습해 보려 합니다.

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강의문의

미해결

Verilog를 이용한 FPGA 활용 기초

안녕하세요. 강사님의 " Verilog를 이용한 FPGA 활용 기초" 강의를 수강 후 다른 FPGA관련 강의들을 이해할 수 있나요? 아니면 FPGA관련 문법을을 따로 공부한 후 해야할까요?

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오타 및 내용 수정이 필요합니다.

미해결

Verilog를 이용한 FPGA 활용 기초

제목과 같이 오타 및 내용 수정이 필요한 듯하여 내용 남김니다. page. 3 오타: clocck -> clock page. 8 xc7a35tcsg325-1 로 setting 시 implementaion시 error 발생. 이미지 내용대로 xc7a35tcsg324-1 이어야 문제 없음. 시간 많이 까먹었네요 ㅜㅜ.. 열심히 기초 닦고, 다음 step 으로 진행, 보드도 구매하여 실습으로 ~~~

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Serdes 구현을 Arty A7-5T 보드로 구현이 가능한지요?

미해결

Verilog FPGA Program 5 (LVDS/Serdes, HIL-A35T)

안녕하세요 현정호입니다. HIL 보드의 수강이 아니라 Arty 보드로 강의를 구매한터라, 강의내용을 이해만 잘한다면 5번째 강의 LVDS (Serdes) 구현을 Arty A7 -5T 보드로도 구현이 가능한 걸로 알고 있습니다만, 추가 하드웨어적인 부품이나 패턴의 변동사항이 있다면 Arty A7-5T 보드로도 구현이 가능한지요? 아니면 HIL-A35T 보드를 굳이 구매해야 되나요? 감사합니다

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Address 증가에 대해 의문이 있습니다.

미해결

Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)

안녕하세요. mig_write, read 파일들 simulation을 돌리다가 문득 궁금해져서 질문 드립니다. 8 x 128 bits로 data를 write 할 때, 총 8번에 걸쳐 Address가 8씩 증가하는데 8씩 증가 하는 것 대신에 "4씩 증가한다." 이런 식으로 사용자가 custom할 수 있는 건가요? 아니면 IP자체에 8로 증가한다고 만들어져 있는 건가요? 질문 드립니다. 감사합니다.

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왕초보 대학교 과제 Verilog 코드 질문

미해결

안녕하세요? 대학교 과제로 Up and Down game을 만들어보려고 코드를 짜봤는데 모델심에서 시뮬레이션을 돌리면 에러가 떠서 이렇게 도움을 받고자..질문드립니다 동작만 가능하게 만들면 되어서 마음껏 수정하셔도 괜찮아요 (뭔가 제가 짠 게 비효율적인 것 같아서요..) 아래는 제가 짠 코드들 이구요, 전체적인 동작은 다음과 같습니다. 1. State0에서 module LSFR을 불러와서 난수 rnd를 저장하고 State1로 넘어간다. 2. State1에서는 사용자에게 fpga보드의 스위치를 통해 4비트의 이진수 sw을 입력받고 bcd에 저장한다. 그러고나서 module bcd_seven을 불러와서 fpga보드의 숫자판에 seven을 출력하고 State2로 넘어간다. 3. State3는 rnd와 bcd 값을 비교하는 부분이다. 만약 rnd > bcd인 경우, led 에서 Red 불빛을 키고 다시 State1로 간다. 그렇지 않고 만약 rnd < bcd인 경우, led에서 Blue 불빛을 키고 State1로 간다. 그렇지 않고 rnd = bcd인 경우, led에서 Green 불빛을 키고 다시 State0으로 간다. ㄱ. 사용자로부터 입력받은 4bit 스위치 값을 fpga보드 위에 숫자판에 0~9까지의 숫자로 표시하는 bcd_seven 모듈 `timescale 1ns/1ns module bcd_seven input [3:0] bcd; output [6:0] seven; reg [6:0] seven; always @(bcd) begin case (bcd) 4'b0000 : seven = 7'b0111111; 4'b0001 : seven = 7'b0000110; 4'b0010 : seven = 7'b1011011; 4'b0011 : seven = 7'b1001111; 4'b0100 : seven = 7'b1100110; 4'b0101 : seven = 7'b1101101; 4'b0110 : seven = 7'b1111101; 4'b0111 : seven = 7'b0000111; 4'b1000 : seven = 7'b1111111; 4'b1001 : seven = 7'b1101111; default : seven = 7'b0000000; endcase end endmodule ㄴ. 0~9까지의 숫자 중 하나를 랜덤으로 뽑아 rnd에 저장하는 LSFR 모듈 `timescale 1ns/1ns module LFSR (input clk, input rst, output [3:0] rnd); reg [3:0] random, random_next, random_done; reg [2:0] count, count_next; wire feedback = random[3] ^ random[2]; always @(posedge clk or posedge rst) begin if (rst) begin random <= 4'hF; count <= 0; end else if (count == 3) begin count <= 0; // if (random < 10) // Limit the range to 0 to 9 random_done <= random % 10; end else begin random <= random_next; count <= count_next; end end always @(*) begin random_next = random; count_next = count; random_next = {random[2:0], feedback}; count_next = count + 1; end assign rnd = random_done; endmodule ㄷ. rnd와 bcd 값을 비교해서 led 불빛을 표시하는 Upanddown 모듈 `timescale 1ns/1ns module Upanddown ( input clk, input rst, input [3:0] sw, output reg red_led, output reg blue_led, output reg green_led ); reg [3:0] rnd; reg [3:0] bcd; reg [1:0] state, next_state; // Instantiate LSFR and bcd_seven modules LSFR lsfr_inst ( .clk(clk), .rst(rst), .rnd(rnd) ); bcd_seven bcd_seven_inst ( .bcd(sw), .seven() ); always @(posedge clk or posedge rst) begin if (rst) begin state <= 2'b00; // Initial state: State0 end else begin state <= next_state; end end always @(posedge clk) begin case (state) 2'b00: begin // State0: Generate rnd using LSFR lsfr_inst; // Call LSFR module rnd <= lsfr_inst.rnd; // Store the generated rnd next_state = 2'b01; // Move to State1 end 2'b01: begin // State1: Get user input from switch and display on 7-segment display bcd_seven_inst.bcd <= sw; bcd_seven_inst.seven(); // Call bcd_seven module bcd <= bcd_seven_inst.bcd; next_state = 2'b10; // Move to State2 end 2'b10: begin // State2: Compare rnd and user input, update LEDs, and go to the next state if (rnd > bcd) begin red_led = 1; blue_led = 0; green_led = 0; next_state = 2'b01; // Move to State1 end else if (rnd < bcd) begin red_led = 0; blue_led = 1; green_led = 0; next_state = 2'b01; // Move to State1 end else begin red_led = 0; blue_led = 0; green_led = 1; next_state = 2'b00; // Move to State0 end end default: begin next_state = 2'b00; // Default: Move to State0 end endcase end endmodule ㄹ. rnd>bcd, rnd<bcd, rnd=bcd 등 전체적인 동작을 확인할 수 있는 테스트벤치 `timescale 1ns/1ns module Upanddown_Tb; reg clk; reg rst; reg [3:0] sw; wire red_led, blue_led, green_led; // Instantiate Upanddown module Upanddown upanddown_inst ( .clk(clk), .rst(rst), .sw(sw), .red_led(red_led), .blue_led(blue_led), .green_led(green_led) ); // Clock generation initial begin clk = 0; forever #5 clk = ~clk; end // Initial values initial begin rst = 1; sw = 4'b0000; // Apply reset #10 rst = 0; // Scenario 1: rnd > bcd #20 sw = 4'b0010; // User input: 0010 #30 $display("Scenario 1: rnd > bcd, Expect Red LED: %0d, Blue LED: %0d, Green LED: %0d", red_led, blue_led, green_led); // Scenario 2: rnd < bcd #40 sw = 4'b1001; // User input: 1001 #50 $display("Scenario 2: rnd < bcd, Expect Red LED: %0d, Blue LED: %0d, Green LED: %0d", red_led, blue_led, green_led); // Scenario 3: rnd = bcd #60 sw = 4'b1101; // User input: 1101 #70 $display("Scenario 3: rnd = bcd, Expect Red LED: %0d, Blue LED: %0d, Green LED: %0d", red_led, blue_led, green_led); #100 $finish; // End simulation after some time end endmodule

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Memory Address 구현 질문

미해결

Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)

안녕하세요. 강의 잘 보고 있습니다. 궁금한 점이 생겨서 질문 드립니다. 저는 ALINX사에서 만든 보드를 사용하고 있습니다. FPGA는 xc7a35t이고, ddr은 MT41K256M16HA-125입니다. 4Gb짜리 ddr3가 2개 달려있어서 총 8Gb의 메모리를 가지고 있습니다. 강의 내용을 토대로 제가 사용하는 보드의 ddr address를 분석해보았을 때 이렇게 계산 하는게 맞는지 궁금합니다. 보드에 장착된 메모리의 총량 은 8Gb. 메모리의 데이터 버스는 16 x 2 = 32 bits 따라서 Address 당 data width는 32bits. 계산 상으로 Address는 28bits면 된다(2^28 x 32 = 8Gb) Address영역은 0x0000_0000부터 0xffff_ffff( x 32bits) 이다. 라고 계산했는데 이렇게 계산하는게 맞는지 궁금합니다!

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ui_clk값을 낮출수 있을까요?

미해결

Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)

강의자료에는 ui_clk값이 81.2MHz로 나와있는데요, 제가 design한 블럭에 81.2MHz clk입력시, implement시 setup time부족하여 절반인 40.6MHz로 낮추고 싶습니다.제 design블럭과 memory controller간 AXI4 interface로 연결하였는데요, memory controller의 ui_clk출력을 40.6MHz로 낮춰서 AXI통신도 40.6MHZ로 낮춰 통신하고자 합니다. memory controller의 ui_clk출력을 40.6MHz로 낮출수 있을까요?

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alwayw구문의 작동 순서에 관해 문의드립니다.

미해결

Verilog를 이용한 FPGA 활용 기초

Verilog를 이용한 FPGA 활용-기초 강의에서 첫번째 코드의 시뮬레이션의 결과가 이렇게 나오는데 구간 2와 구간 3이 왜 같은 클락에서 발생하지 않고 2번 발생후에 3번이 발생하는지 모르겠습니다. 병렬적으로 코드 구현이 된다고 이해를 했는데 혹시 제가 놓친 코드가 있을까요

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DDR Controller 핀 맵핑

해결됨

Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)

안녕하세요 강사님. 실습을 zybo z7-10보드로 하는 수강생입니다. 그럴 경우에 교재 25페이지에 있는 핀 맵핑을 어떻게 해야 하나요? 회로도를 보면서 일일이 맵핑을 하려고 하는데 Pin Number, IO Standard는 감이 오는데 Bank Number, Byte Number은 어떻게 설정해야하나요?

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HW Bitstream 다운로드 시 에러 문의

해결됨

Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)

안녕하세요. 89페이지를 실행하던 도중 오류가 생겨 문의드립니다. 해당 오류를 무시하거나 해결할 수 있는 방법이 있을까요? [Labtools 27-3291] Flash Programming Unsuccessful. Part selected s25fl128sxxxxxx0, but part mt25ql128 detected. 사진 첨부드립니다.

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