ui_clk값을 낮출수 있을까요?
335
작성한 질문수 1
강의자료에는 ui_clk값이 81.2MHz로 나와있는데요, 제가 design한 블럭에 81.2MHz clk입력시, implement시 setup time부족하여 절반인 40.6MHz로 낮추고 싶습니다.제 design블럭과 memory controller간 AXI4 interface로 연결하였는데요, memory controller의 ui_clk출력을 40.6MHz로 낮춰서 AXI통신도 40.6MHZ로 낮춰 통신하고자 합니다.
memory controller의 ui_clk출력을 40.6MHz로 낮출수 있을까요?
답변 1
0
안녕하세요.
ui_clk을 낮추어서 사용할 수 있습니다. 단지 Throughput 이 작아질 수 있으므로 시스템에 맞는지 확인해 보셔야 합니다. Throughput이 문제 되지 않으면 낮은 주파수를 사용하는 것을 괜찮습니다.
아래 그림은 Spartan-6 Memory Controller의 ui_clk의 최소값을 계산하는 내용입니다. 참고하시길 바랍니다.
FIFO 질문
0
17
2
cache관련 질문 드립니다
0
36
1
수업자료내 출처 문의 드립니다.
0
31
2
보드 관련 질문 드립니다.
1
52
2
34장의 맛비 패턴 generator 관련 질문입니다!
1
51
2
34장과 35장에서 설계한 IP는 DDI의 구조를 설계한 것인가요?
1
53
1
HW가속기 설계에서 더 보완할 수 있는 방법이 있을까요?
1
56
2
[HDL 32장-2부] 참고 링크 관련
1
65
2
강의 만료일 연장 신청
0
62
2
기초예제 파일 불러오기 문의
0
52
2
Zybo 환경에서 PL RTL UART 보드 검증 방법
0
59
2
혹시 별도의 자료가 있나요?
0
58
2
Zynq z7 FPGA single-ended 관련
0
68
1
Differential Amp의 4가지 종류
0
65
1
[HDL 22장] F/F CE 관련 질문
1
77
2
UART0, 1 중 선택
1
87
2
fpga 개발보드
0
50
2
mig7_write8 수정 부분 질문있습니다
0
69
2
Address 증가에 대해 의문이 있습니다.
0
385
1
Memory Address 구현 질문
0
298
1
DDR Controller 핀 맵핑
0
665
2
HW Bitstream 다운로드 시 에러 문의
1
551
2
Clock Period 설정방법
0
567
1
Memory controller 설계 관련 질문
0
1463
1