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Basic SystemVerilog Testbench ( 회로설계 검증 )

SystemVerilog Interface - 2 ( 활용하기 )

test class의 constructor 부분을 보다가 궁금한 점이 있어 질문드립니다.

해결된 질문

40

김동윤

작성한 질문수 5

0

image.png

안녕하세요. test class의 constructor 부분을 보다가 궁금한 점이 있어 질문드립니다.

슬라이드 코드에서 아래와 같이 되어 있는데,

this.din_if  = this.din_if;
this.dout_if = this.dout_if;

제가 이해한 바로는 function new()의 argument로 전달받은 interface를 class 내부 member에 저장하려는 목적이라면,

this.din_if  = din_if;
this.dout_if = dout_if;

처럼 작성되어야 할 것 같습니다.

혹시 슬라이드의 this.din_if = this.din_if; 부분은 오타인지, 아니면 제가 놓치고 있는 다른 의미가 있는지 확인 부탁드립니다.

verilog-hdl system-verilog verification system-verilog-dpi

답변 1

0

MetaEncore

@김동윤 님, 네. 맞습니다.

지적해 주신 부분이 맞습니다. 슬라이드에 오타가 있었네요. 확인 감사합니다.

L2_P12_priority_data_controller 코드 리뷰 부탁드립니다.

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