RTL_ROM이 무엇인지 알고 싶습니다.

에타님, 안녕하세요. 강의 잘 보고 있습니다.

[1. 질문 챕터] : L1-P15 Priority encoder

[2. 질문 내용] : RTL_ROM으로 합성되었다는 것이 어떤 의미인가요?

AI 답변을 봤을 때는 LUT 형식으로 합성된 것으로 이해했습니다.

이 엔코더 예제로 예를 들면 아래와 같습니다.

Address 0000, 0001 , Data 00

Address 0010, 0011, Data 01

Address 0100, ..., 0111, Data10

Address 1000, ..., 1111, Data 11

만약 그렇다고 하면 게이트로 합성되는 것보다 RTL_ROM으로 합성되는게 더 유리한건가요?

[3. 시도했던 내용, 그렇게 생각하는 이유] :

 일단 저는 Priority encoder를 아래처럼 구현했습니다.

`timescale 1ns / 1ps
module priority_encoder(
    input [3:0] in,
    output reg [1:0] out,
    output reg valid
);

//TODO
    always @(*) begin
        valid = (in == 4'b0000) ? 1'b0:1'b1;
        if (in[3])          out = 2'b11;
        else if (in[2])     out = 2'b10;
        else if (in[1])     out = 2'b01;
        else                out = 2'b00;
    end
endmodule

그 후 schematic을 보는데 valid가 RTL_ROM으로 합성되어 있어요.

모범 답안 schematic이 궁금해서 봤는데 모범 답안 schematic은 두 로직 전부 RTL_ROM으로 합성되어 있습니다.

ROM으로 합성되는게 유리하다고 판단한 이유는 게이트로 합성되면 발열(전력 소모)과 전송 지연 시간 등이 있기 때문입니다.

추가로 가끔 제가 구현한 예제가 시뮬레이션 실행에도 문제가 없고 결과도 PASS로 뜨는데 schematic을 실행했을 때 에러가 발생하는 경우가 있습니다.

이 경우 실제 합성 불가능해서 schematic 실행 시 에러가 발생하는 것인가요?

L1-P13 Parallel processor 내용입니다.

`timescale 1ns / 1ps
module clock_divider #(
    parameter INPUT_FREQ = 100_000_000,  // 입력 주파수 (Hz)
    parameter OUTPUT_FREQ = 25_000_000   // 출력 주파수 (Hz)
)(
    input wire clk_in,                   // 입력 클럭
    input wire rst_n,                    // 비동기 리셋 (액티브 로우)
    output reg clk_out                   // 출력 클럭
);

    // 분주 비율 계산
    localparam DIVIDE_RATIO = INPUT_FREQ / OUTPUT_FREQ;
    localparam COUNTER_WIDTH = $clog2(DIVIDE_RATIO);

    // 카운터 레지스터
    reg [COUNTER_WIDTH-1:0] counter;

    //TODO
    always @(posedge clk_in or negedge rst_n) begin
        if (!rst_n) begin
            clk_out <= 1'b0;
        end else if (counter < (DIVIDE_RATIO / 2)) begin
            clk_out <= 1'b1;
        end else begin
            clk_out <= 1'b0;
        end
    end

    always @(posedge clk_in or negedge rst_n) begin
        if (!rst_n) begin
            counter <= 1'b0;
        end else begin
            counter <= counter + 'b1;
        end
    end


endmodule

어디가 문제인지 찾지는 못했습니다.