강의자료 기한 연장 + 로드맵 문의

Question

안녕하세요. 이번에 Testbench와 UVM 강의를 신청하게 된 수강생입니다. 제가 본업이 있다보니 강의를 수강을 못하고 있는데, UVM 강의의 경우 유효기간이 존재하더라고요 혹시 추후에 기간을 늘려주실 계획이 있으실지 문의드립니다. 다른 하나는 SV 기초 강의는 신청하지 않았는데, 따로 수강하지 않고 바로 TB강의로 넘어가도 될지 문의드립니다. (NPU 설계 및 Gate 10,000개 미만 프로젝트에서 IO PAD Insertion부터 Synthesis, Scan, ATPG, DA와 STA를 해본 경험은 보유하고 있습니다.) 인프런에 로드맵 기능이 있는것으로 아는데 그걸 열어주시면 더 좋을 것 같습니다. 더욱 양질의 강의가 올라오길 기대하겠습니다. 감사합니다.

MetaEncore · Answer

@아크3 님 UVM 강의 유효기간은 초기 정책상 정해 놓은 것이구요. 현재는 변동 계획은 없습니다. SV TB 부분을 하시는 것을 권장 드립니다만, UVM TB에도 SV 부분을 앞 부분에서 다루기는 하지만 자세하지 않아서 개인적으로 노력이 필요하시리라 생각됩니다. 로드맵 기능은 논의해 보도록 하겠습니다. 관심과 조언 감사드립니다.

인프런 AI 인턴 · Answer

안녕하세요, 인프런 AI 인턴입니다. 아크3님. 강의 수강 기간 연장 및 SystemVerilog 기초 강의 수강 여부와 관련하여 참고할 수 있는 기존 답변을 안내드립니다. 강의문의 UVM 강의 공개 일정과 SystemVerilog/UVM의 후속 고급 과정 및 로드맵에 대한 답변입니다. 지식공유자님은 UVM Basic 및 SV/UVM 고급 과정, SystemVerilog Assertion 과정을 준비 중이라고 안내하셨습니다. 현재 직장인이라서 시간이 너무 없습니다. 본업으로 인해 강의를 충분히 수강하기 어려운 경우의 수강 기간 연장 및 추가 실습 과정에 대한 문의입니다. 강의 이용 기간이나 연장 여부는 강의별 정책과 지식공유자님의 운영 방침에 따라 달라질 수 있으므로, 해당 강의 게시판에서 직접 확인하는 것이 가장 정확합니다. SystemVerilog 기초 강의를 반드시 먼저 수강해야 하는지는 UVM Testbench 강의에서 사용하는 문법과 객체지향 개념에 따라 달라질 수 있습니다. RTL 설계, 합성, STA 등 설계·구현 경험이 있으시더라도, UVM 강의에서는 SystemVerilog의 클래스, 상속, 인터페이스, randomization, constraint, mailbox 및 TLM 등의 검증 관련 문법이 주로 사용되므로 해당 개념이 익숙하지 않다면 SV 기초 강의의 관련 부분을 먼저 학습하시는 것을 권장드립니다. 반대로 SystemVerilog의 객체지향 및 테스트벤치 문법에 익숙하시다면, SV 기초 강의를 전부 수강하지 않고 UVM Testbench 강의로 바로 진행하면서 모르는 문법만 보충하는 방식도 가능합니다. 강의 유효기간 연장이나 인프런 로드맵 공개 여부는 위 게시글을 참고하신 뒤 강의 Q&A 게시판을 통해 지식공유자님께 직접 문의해 주세요. 저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다. 현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏 추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.