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uvm config db에 대해 궁금한 점이 있습니다.

해결됨

Basic UVM Testbench ( 회로 설계 검증 )

안녕하세요, 강의 보다가 궁금한 점이 생겨 질문드립니다. configuration mechanism 강의에서 1분 45초부근에 uvm_config_db는 싱글톤 오브젝트라고 하셨는데 1.uvm_config_db의 오브젝트는 어디서 선언하는건 지 궁금합니다, 파라미터화된 메쏘드를 사용한다는건 타입별로 싱글톤 오브젝트가 있는건가요? 감사합니다.

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  • system-verilog
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디린이 댓글 1 좋아요 0 조회수 61

강의자료 기한 연장 + 로드맵 문의

해결됨

Basic UVM Testbench ( 회로 설계 검증 )

안녕하세요. 이번에 Testbench와 UVM 강의를 신청하게 된 수강생입니다. 제가 본업이 있다보니 강의를 수강을 못하고 있는데, UVM 강의의 경우 유효기간이 존재하더라고요 혹시 추후에 기간을 늘려주실 계획이 있으실지 문의드립니다. 다른 하나는 SV 기초 강의는 신청하지 않았는데, 따로 수강하지 않고 바로 TB강의로 넘어가도 될지 문의드립니다. (NPU 설계 및 Gate 10,000개 미만 프로젝트에서 IO PAD Insertion부터 Synthesis, Scan, ATPG, DA와 STA를 해본 경험은 보유하고 있습니다.) 인프런에 로드맵 기능이 있는것으로 아는데 그걸 열어주시면 더 좋을 것 같습니다. 더욱 양질의 강의가 올라오길 기대하겠습니다. 감사합니다.

  • verilog-hdl
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아크3 댓글 2 좋아요 0 조회수 60

강의자료 PDF 어떻게받나요?

해결됨

Basic UVM Testbench ( 회로 설계 검증 )

확인부탁드립니다.

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ghdrlqls11 댓글 2 좋아요 0 조회수 106

AI 실무활용가이드 PDF 비밀번호

미해결

AI 기반 아날로그/디지털 회로설계 자동화 실무 - 현업 LDO/AXI-Lite IP 설계와 검증

AI 실무활용가이드 PDF 파일들의 p/w 는 어디서 참고하면 될까요?

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yy_engineer 댓글 1 좋아요 0 조회수 102

quartus timing constraint slack관련 질문

해결됨

AI 기반 아날로그/디지털 회로설계 자동화 실무 - 현업 LDO/AXI-Lite IP 설계와 검증

학습 진행도중 제공된 sv파일들과 sdc를 사용해서 report를 보았는데 강의와 다르게 negative slack이 발생하질 않습니다 slack을 해결하는 것까지 시도해보고싶은데 어떻게 하면 될까요?

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ghgh73082 댓글 2 좋아요 0 조회수 188

16.임베디드보드 schemetic 설계 setup질문

해결됨

AI 기반 아날로그/디지털 회로설계 자동화 실무 - 현업 LDO/AXI-Lite IP 설계와 검증

symbol,footprint library에서 mixed signal로 지정한 파일은 어디서 다운받을수있나요?

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ghgh73082 댓글 2 좋아요 0 조회수 100

자동화 실습 2-2 자료 문의

해결됨

AI 기반 아날로그/디지털 회로설계 자동화 실무 - 현업 LDO/AXI-Lite IP 설계와 검증

[자동화 실습 2-2] Monte Carlo PDK 모델링 및 몬테카를로 시뮬레이션 50회 진행하기 자료에서 tsmc018_MC.lib 파일이 있어야 될거 같은데 tsmc018_CN.lib 코너 파일이 있는거 같습니다. 자료 확인 부탁드립니다.

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oscar130 댓글 2 좋아요 0 조회수 128

EDA playground axi_lite simulation

해결됨

AI 기반 아날로그/디지털 회로설계 자동화 실무 - 현업 LDO/AXI-Lite IP 설계와 검증

quartus에서 문법오류로 강의에서 설명해주신 것과 같이 testbench와 rtl파일들을 복사 붙여넣기 하여 run를 하였으나 다음과 같이 아무런 신호도 나오지 않습니다.

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2023111762 댓글 2 좋아요 0 조회수 131

tb 오류 (iff)

해결됨

AI 기반 아날로그/디지털 회로설계 자동화 실무 - 현업 LDO/AXI-Lite IP 설계와 검증

제공해주신 testbench 파일을 synthesis 돌리니 다음과 같은 에러가 나왔습니다. 따로 검색을 하니 iff는 Quartus에서 지원하지 않는 문법이라는 답만 얻을 수 있었는데 어떻게 해결하면 좋을지 알려주시면 감사하겠습니다. ==================================================== Error (10170): Verilog HDL syntax error at axi_ tb.sv (276) near text: "iff"; expecting ")". Check for and fix any syntax errors that appear immediately before or at the specified keyword. The Intel FPGA Knowledge Database contains many articles with specific details on how to resolve this error. Visit the Knowledge Database at https://www.altera.com/support/support-resources/knowledge-base/search.html and search for this specific error message number.

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댓글 2 좋아요 0 조회수 145

한글 주석

미해결

AI 기반 아날로그/디지털 회로설계 자동화 실무 - 현업 LDO/AXI-Lite IP 설계와 검증

제공하신 파일을 quartus에 올리니 한글 주석이 안 나오는데 혹시 어떻게 해결해야하나요?

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2023111762 댓글 2 좋아요 0 조회수 195

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