LV2-2 Patter Detector code review 부탁드립니다.

`timescale 1ns / 1ps
module pattern_detector_no_fsm (
    input logic     clk,
    input logic     rstn,
    input logic     i_in,
    output logic    o_flag
);

    //TODO
    logic [2:0] recent_data;
    logic before_flag;

    // store recent 4-bit
    always_ff @(posedge clk or negedge rstn) begin
        if(!rstn) begin
            recent_data <= 3'b0;
        end
        else begin
            recent_data[0] <= i_in;
            for(int i = 1; i < 3; i++) begin
                recent_data[i] <= recent_data[i-1];
            end
        end
    end

    always_ff @(posedge clk or negedge rstn) begin
        if(!rstn) begin
            before_flag <= 1'b0;
        end
        else if(recent_data == 3'b101) begin
            before_flag <= 1'b1;
        end
        else begin
            before_flag <= 1'b0;
        end
    end

    always_comb o_flag = before_flag & i_in ? 1'b1 : 1'b0;

endmodule

module pattern_detector_fsm (
    input logic     clk,
    input logic     rstn,
    input logic     i_in,
    output logic    o_flag
);

    //TODO
    `define INIT      1'b0
    `define TARGET    1'b1

    logic [2:0] recent_data;
    logic state;
    logic next_state;

    // store recent 4-bit
    always_ff @(posedge clk or negedge rstn) begin
        if(!rstn) begin
            recent_data <= 3'b0;
        end
        else begin
            recent_data[0] <= i_in;
            for(int i = 1; i < 3; i++) begin
                recent_data[i] <= recent_data[i-1];
            end
        end
    end

    // FSM
    // 1. comb part
    always_comb begin
        case(state)
        `INIT :
            if(recent_data == 3'b101) begin
                next_state = `TARGET;
            end
            else begin
                next_state = `INIT;
            end
        `TARGET :
            if(recent_data == 3'b101) begin
                next_state = `TARGET;
            end
            else begin
                next_state = `INIT;
            end
        default : next_state = `INIT;
        endcase
    end

    // 2. seq part
    always_ff @(posedge clk or negedge rstn) begin
        if(!rstn) begin
            state <= `INIT;
        end
        else begin
            state <= next_state;
        end
    end

    // 3. output part
    always_comb o_flag = (state == `TARGET) & (i_in == 1'b1) ? 1'b1 : 1'b0;

endmodule

안녕하세요, 코드 리뷰 원할 경우 남기면 리뷰 해주신다고 하셔서 질문 드립니다.

1) no fsm
1011이 됐을 때 다음 rising edge가 아닌 바로 1이 나와야 하기 때문에 101만 저장하여 비교한 후, 최종 출력에 i_in을 and 처리하여 101 + 1 일 경우만 o_flag가 나오도록 했습니다.

2) fsm

1과 비슷한 방법으로 하였는데 강의처럼 fsm의 input을 1이 아닌 3bit(101 target)로 하여,

상태를 2개로 축소시켜 작성하였습니다.

간단하게 리뷰 부탁드립니다!