L2_P4 data_average 코드 리뷰 및 waveform 질문 드립니다.

`timescale 1ns / 1ps
module data_avg (
    input logic           clk,
    input logic           rstn,
    input logic [7:0]     i_data,
    input logic           i_valid,
    output logic [7:0]    o_data,
    output logic          o_valid
);

    //TODO
    logic [7:0] recent_data [0:3];
    logic [9:0] sum;
    logic [1:0] valid_count;

    // store recent 4 data when i_valid == 1
    always_ff @(posedge clk or negedge rstn) begin
        if(!rstn) begin
            for(integer i = 0; i < 4; i++) begin
                recent_data[i] <= 8'b0;
            end
        end
        else if(i_valid) begin // store data only when i_valid == 1
            recent_data[0] <= i_data;
            for(integer i = 1; i < 4; i++) begin
                recent_data[i] <= recent_data[i-1];    
            end
        end
        else begin // remain data when i_valid == 0
            recent_data[0:3] <= recent_data[0:3];
        end
    end

    // o_valid is high when valid_count == 4
    always_ff @(posedge clk or negedge rstn) begin
        if(!rstn) begin
            o_valid <= 1'b0;
            valid_count <= 2'b0;
        end
        else if(i_valid) begin
            if(valid_count == 3) begin
                o_valid <= 1'b1;
            end
            else if(valid_count < 3) begin
                o_valid <= 1'b0;
                valid_count <= valid_count + 1;
            end
        end
        else begin
            o_valid <= 1'b0;
        end
    end

    always_comb sum = recent_data[0] + recent_data[1] + recent_data[2] + recent_data[3];
    always_comb o_data = o_valid ? ( sum[1] == 1 ? (sum[9:2] + 1) : sum[9:2] ) : 8'b0;


endmodule

안녕하세요, 강의 잘 수강하고 있습니다.
Q1. 작성하신 부분과 꽤 다르게 counter로 설계하였는데 간단하게 리뷰 부탁드리며 counter로 설계할 때와 fsm으로 설계할 때의 장단점이 궁금합니다.
Q2. waveform에서 네번째 data가 들어온 바로 다음 rising edge 이후 valid와 average 값이 나와야 할 것 같은데 파형의 expected_data는 왜 한cycle이 더 delay돼서 나오는지 궁금합니다.

감사합니다.