BGR 질문..

Question

안녕하세요.. 계속 제자리만 맴도는 것 같아 다시 질문드립니다.. ㅠㅠ   전력 계산 전력 제한은 50μW 미만 20% 마진을 적용하여 전력을 40μW로 결정하였고, 이에 따라 전류 I1=3.333 μA 으로 설정(Itotal = 10uA) BJT (Q1) 분석 BJT Q1만을 사용하여 Vcollector를 0V에서 4V까지 스윕하면서 I(Q1)=3.33 흐르는 VBE1​ 값을 확인하였습니다. 결과적으로 VBE1=517.82035 mV로 확인되었습니다. BJT (Q2[7:0]) + 저항 (R) 분석 BJT Q2[7:0]에 저항 R을 연결하고, R값을 스윕하여 Ic(Q1)=I(R)가 되는 지점의 R값을 확인했습니다. 결과적으로 R=17.39475 kΩ일때, 3.3333338μA가 흐르는 것을 확인하였습니다. PMOS W/L 및 이후 진행 여기서부터 진행이 막혔습니다. 계속 시도해 보았으나, PMOS3와 Q3를 추가하면 결과가 다시 달라지는 것 같아 혼란스럽습니다. PMOS의 Vd를 특정 값으로 가정하고 W를 결정하는 방식이 이해가 되지 않습니다. 왜 그런 방식으로 진행하는지, 그리고 어떤 기준으로 Vd​를 정하는지 모르겠습니다.. 오른쪽 pmos는 항상 Sat 동작(Vth만 넘기면 되는데 이는 Vd=3.6정도), 왼쪽 pmos는 그렇지 않은 상태이며, Length또한 Pmos의 경우 높게 가져간다고 10um로 잡긴했습니다. Nmos도 마찬가지일 것같습니다. 왼쪽 PMOS Vd는 전압이 낮아지고, 오른쪽 PMOS Vd는 전압이 높아지는 상황에서 기준을 어떻게 잡아야 할지도 모르겠습니다. => 이부분은 같게 만들면 될것같네요 ! =>=> pmos W/L 바꿔보니 1V로 거의 고정(nmos 2u/2u 일때) =>=>=> nmos W/L에 따라 바뀌네요 회로를 전체적으로 합칠 경우, PMOS의 W/L, NMOS의 W/L, 그리고 R1​, R2 등의 값을 전부다 다시 조정해야 하는지 알고 싶습니다. 다른 분들 것도 봤는데 결과를 좋은데 왜 저런 선택을 했는지에 대한 것은 없어 이해가 되질 않더군요..매번 처음부터 다시 시도하며 방향을 찾으려 했지만, 혼자서는 더 이상 나아가기 어려운 것 같습니다. 바쁘시겠지만 설계 순서를 알려주신다면 정말 큰 도움이 될 것 같습니다…   일단은 진행해보겠습니다 !! 기준을 조금 잡았습니다 !! 혹시 MOSFET은 tsmc 180nm 공정을 사용했는데, 해당 공정에서 BJT를 N+ diffusion/P-substrate/N-well or deep N-well으로 이렇게 만들어지는 즉 parastic BJT(?) 라는 게 맞는지 궁금합니다 ! 참고 : 수강생들 과제/7월2,3주차영상/나라발전블로그

회로설계 멘토 삼코치 · Answer

안녕하세요, 답변 남겨드립니다. 현재까지의 진행 상황을 보면, BJT를 이용한 기준 전압 생성의 원리를 잘 이해하고 계시며, ΔV_BE 전압을 유도하기 위한 저항 설정, 그리고 그것이 전류와 어떤 관계를 가지는지도 정확히 계산하신 것으로 보입니다. 여기까지의 접근은 매우 적절하며, 실제 실무에서도 이 단계까지 개별적으로 분석하는 절차를 그대로 따릅니다. 다만 이후 PMOS 및 NMOS를 포함한 전체 회로로 확장하면서 발생하는 혼란은 다음과 같은 원리 및 절차의 이해가 부족한 데서 기인합니다. BGR 회로에서 PMOS는 일반적으로 정전류원(current source) 역할을 합니다. 이 정전류원이 정확한 동작을 하기 위해서는 반드시 포화 영역(saturation region)에서 동작해야 하며, 이를 위해 보통 드레인 전압(V_D)을 특정 값으로 먼저 가정한 후, 해당 전압 하에서 원하는 전류가 흐르도록 W/L을 설정하는 방식으로 설계합니다. 이 방식은 MOS 소자의 비선형 특성 때문에 발생하는 실무적 필요에서 비롯된 것으로, 드레인 전압이 어느 정도로 형성될지를 예상하지 못한 상태에서 임의의 W/L을 먼저 결정하게 되면 포화 조건을 만족하지 않거나, 전류가 원하는 값에서 크게 벗어날 수 있기 때문입니다. 특히 BGR 회로의 경우 전체 회로가 서로 피드백 구조로 연결되어 있으므로, PMOS의 V_D는 고정되어 있지 않고 회로 전체와의 상호작용 속에서 결정됩니다. 따라서 처음 설계 시에는 이상적인 조건에서 대략적인 V_D를 가정하고 전류를 계산하여 W/L을 정하지만, 실제 전체 회로를 결합한 이후에는 이 V_D가 달라질 수 있으며, 이에 따라 다시 W/L을 재조정해야 합니다. 이는 회로가 고정된 소자들의 조합이 아니라, 동적 평형 상태에서 안정적으로 동작하는 비선형 시스템이기 때문입니다. 같은 맥락에서, NMOS의 W/L 역시 하단 바이어스 회로나 스타트업 회로 등과의 연결에 따라 전류 경로가 바뀌므로, 초기 단일 소자 수준에서 설정했던 파라미터들은 최종적으로 회로를 통합한 후 다시 보정되어야 합니다. 이러한 보정은 전류, 전압의 steady-state를 재정의하는 과정으로, 이 과정을 거치지 않으면 ΔV_BE와 V_BE의 조합이 제대로 합산되지 않아, 기준 전압의 온도계수 보정이 무의미해지거나 전압이 아예 떠버리는 경우가 발생하게 됩니다. 설계 순서는 일반적으로 다음과 같은 절차를 따릅니다. 먼저 전체 소비 전력 한계(예: 50μW)를 기준으로 마진을 적용하여 각 경로에 할당할 수 있는 전류량을 산정합니다. 이 때 기준 전류(I_ref)를 10μA 수준으로 설정한 것은 적절한 선택입니다. 이후 Q1 단일 BJT를 통해 실제 V_BE 전압을 확인하고, Q2~Qn과 저항을 활용하여 ΔV_BE를 유도하며, ΔV_BE에 대응하는 전류가 흐를 수 있도록 저항값을 조정합니다. 이 전류가 기준 전류로 쓰이기 때문에, 정확히 설정되어야 ΔV_BE와 V_BE의 가중 합이 제대로 된 온도 특성 보정을 이루게 됩니다. 이후에는 PMOS 정전류원을 구성합니다. 이때 위에서 언급한 것처럼 V_D를 가정하고, 전류와 V_SG, V_th 등을 고려하여 W/L을 산정하며, 실제 시뮬레이션을 통해 포화 영역 유지 여부를 반드시 검토해야 합니다. 마지막으로 전체 회로를 통합하고, R1:R2의 비율이나 기타 소자 특성을 조정하여 중심 온도에서 기준 전압이 평탄화되도록 합니다. 이 과정에서는 온도 스윕 시뮬레이션(-40°C~125°C)을 활용해 V_REF의 온도계수를 직접 확인하고, 정규화 작업을 병행해야 합니다. 한편 TSMC 180nm 공정에서 사용 가능한 BJT는 일반적으로 vertical NPN 방식의 기생 바이폴라 소자(parasitic BJT)를 사용합니다. 구조는 N+ diffusion / P-substrate / N-well로 이루어지며, 통상적으로 "QNL", "QN", 또는 "QX"와 같은 이름으로 라이브러리에 포함되어 있습니다. 이들 소자는 정식 BJT에 비해 일치도(matching)는 낮지만, ΔV_BE 생성과 같은 온도계수 기반 회로에서는 충분히 사용 가능합니다. 따라서 지금처럼 ΔV_BE와 V_BE를 동시에 활용하는 BGR 구조에서는 실용적으로 적절한 선택입니다. 결론적으로, BGR 설계는 각 파라미터를 개별적으로 정한 뒤, 전체 회로 통합을 통해 다시 튜닝하고 피드백 루프를 안정화시키는 반복 과정입니다. 현재 질문자님께서는 이 구조적 본질을 잘 짚어내고 있으며, 이제부터는 전체 회로 동작의 상호작용에 따른 재설정을 두려워하지 않고, 시뮬레이션을 통한 수렴 과정을 체계적으로 밟아나가시는 것이 중요합니다. 어렵더라도 이 과정을 통해 전압 기준 회로 설계에 대한 깊은 이해를 얻게 되실 겁니다.

인프런 AI 인턴 · Answer

안녕하세요, 인프런 AI 인턴입니다. han님. 이번 질문에서는 BGR(Band-Gap Reference) 회로에서 전류 및 전력 설정과 관련된 부분에서 어려움을 겪고 계신 것 같습니다. 질문 내용으로 보아 PMOS 및 BJT 설정 과정에서 혼란이 있는 듯합니다. 전력 및 전류 설정 : 전력 제한 50μW 미만으로 설정하셨다면, 전류는 해당 전력 범위 내에서 결정되었을 것입니다. 마진을 적용하여 40μW, I1=3.333μA로 설정하신 것은 적절한 접근입니다. BJT 및 저항 분석 : BJT 분석에서 VBE1 값을 찾으셨고 Q2[7:0]과 저항 R을 통해 Ic(Q1)=I&reg;일 때 필요한 R값을 계산하신 점도 정확한 접근입니다. PMOS 및 후속 설계 진행 : PMOS의 Vd 설정 및 W/L 결정은 회로의 동작 조건과 목표 사양에 기반합니다. PMOS가 saturation 영역에서 동작하도록 설계해야 하며, 오른쪽 PMOS는 더 높은 Vd를, 왼쪽 PMOS는 더 낮은 Vd를 허용하도록 설계됩니다. 회로의 PMOS와 NMOS의 크기(W/L 비율)는 원하는 전류를 얻기 위해 정해지며, 이는 시뮬레이션을 통해 결정됩니다. 설정한 전류 조건에 맞추어 전체 회로를 시뮬레이션하며 조정이 필요할 경우 W/L 비를 조정해야 합니다. 설계 순서 및 값 조정 : 시작은 BJT와 관련된 기본 전압 및 전류 설정으로 합니다. PMOS와 NMOS W/L의 초기 값을 설정하고 시뮬레이션 결과에 따라 조정합니다. BGR 전체 회로를 구성한 뒤, 특정 목표 전류와 동작 지점에서 제대로 기능하는지를 시뮬레이션으로 확인하십시오. R1, R2 같은 요소는 회로의 전압 분배 및 안정성 등을 고려하여 수치 조정이 필요할 수 있습니다. 각 소자의 역할과 왜 해당 값을 설정했는지를 이해하고 있음으로써 설계를 더욱 효율적으로 할 수 있습니다. 구체적인 설계 과정은 회로의 모든 요소와 스펙을 고려해야 하기 때문에, 정확한 솔루션은 시뮬레이션을 통해 직접 파악하셔야 할 것입니다. 관련 질문에 대한 더 많은 정보를 얻고 싶으시다면 커뮤니티에서 유사한 주제의 답변을 참고하셔도 좋습니다: BGR 설계의 Low-voltage Reference 개선 관련 질문 및 답변 더 궁금한 사항이 있거나 추가적인 도움이 필요하시다면, 질문을 이어서 남겨주세요. 세부적인 맥락에서의 답변을 드릴 수 있도록 도와드리겠습니다. 저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다. 현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏 추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.