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해결됨
전자회로(개발보드) 직접 설계하기 - 회로도부터 PCB Artwork까지
5강 LED 구동회로 설계 3에서 정확히 어떤걸 사야하는지 최종적으로 알려주시면 감사하겠습니다. 49분53초부터 pcb발주를 하고 그 상태에서 이제 부품들 납댐하는거 같은데 혹시 이거 영상에 나오는것처럼 똑같이 납땜을 해야 하는지 궁금합니다. 만약 해야 한다면 부품하고 납땜 준비물은 뭐가 있어야 하는지 가능한 제품까지 해서 알려주시면 감사하겠습니다
미해결
아날로그 회로설계 실무 : Analog IP 설계와 성능 개선하기
안녕하세요. 삼코치님. LDO 설계, 그대로 따라해보기 강의를 듣던 중, 궁금한 부분이 있어서 질문 드립니다. 첫번째로, 강의에서 Stability simulation을 돌릴 때는 Low freq Gain이 90dB 이상 나오는데, 제가 똑같은 파일로 실행했을 때는 80dB정도 나옵니다. 마찬가지로 PM도 다르게 나옵니다. 이것은 컴퓨터 차이인가요? 아니면 삼코치님의 실행 파일은 따로 수정이 더 되어 있는 건가요? 그리고 만약 컴퓨터 차이라면, 실제 기업에서 설계를 할 때 컴퓨터마다 같은 설계인데 다르게 보이면 안되지 않나요?? 두번째로, Stability test를 할 때는 부하 전류 10uA로, input Voltage Range Simulation일 때는 0uA로, 또 Line Transient simulation에서는 100uA로 돌리는데, 왜 이렇게 다르게 하는지, 그리고 이 전류 값을 각각 시뮬레이션마다 정하는 기준이 무엇인지 궁금합니다. Chat gpt한테 물어봤을 때는, 각각 시뮬레이션마다 최악의 조건(?)이 다르기 때문이라고 하던데 이것 때문인가요? 마지막으로, Quiescent current simulation에서는 V8 그러니까 0V전압을 소스 위에 달고 하는데요, 제가 앞의 시뮬레이션들에서도 V8이 달려있는 채로 실행을 했어요. 이것 때문에 앞의 시뮬레이션 결과가 강의 영상의 결과와 다른 것일까요? 그리고 V8이 결국 0V고, AC도 없는데 이게 있는 거랑 없는 거의 차이가 뭔지 잘 이해가 안됩니다. 많은 질문들 읽어주셔서 감사합니다.
미해결
아날로그 회로설계 실무 : Analog IP 설계와 성능 개선하기
안녕하세요. gm 플롯 하는 법을 찾지 못하여 직접 수식으로 입력했는데 d() 의 의미가 x축에 대하여 미분인 것 같아 그래프가 제가 원하는 gm값이 출력이 안되는 것 같아서 질문드립니다. w에 따른 gm/id 도 분석하고 싶어서 같은 수식으로 돌려보면 -값이 나오더라고요. lt spice 자체에서 분명히 gm을 plot할 수 있을 것 같은데 .lx 이런 명령어는 안 먹히더라고요. 다른 방법 있을까요?
해결됨
아날로그 회로설계 실무 : Analog IP 설계와 성능 개선하기
안녕하세요 삼코치님 제가 학연생을 해서 버츄소를 사용가능한데 tsmc 28나노 공정을 사용할 수 있는데 강의를 들으며 버츄소랑 HSPICE로 진행을 해도 괜찮을까요? 무리가 없을지 궁금합니다
해결됨
회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project
사이트 관리자가 서버의 SSL 인증서 설정을 변경했거나, 서버 자체에 문제가 생겨서 Cloudflare가 사이트와 안전하게 통신할 수 없는 상태여서 LT Spice 라이브러리 다운이 안됩니다 .
미해결
회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project
run 하면 Node or model name expected. 이라는 창이 뜹니다. 라벨 택이 잘못됐나해서 다시 하나하나 다 해봐도 실행이 안되네요 뭘 잘못한걸까요?
미해결
아날로그 회로설계 실무 : Analog IP 설계와 성능 개선하기
강의에서 Source follower를 사용하는 목적이 pass transistor에서 보이는 resistance를 낮춰서 wp2를 높은 주파수로 밀어내는 것이라고 이해했습니다. 이를 확인하기 위해 Source follower의 load 트랜지스터의 ro와 입력 트랜지스터의 1/gm을 변경하면서 Pass transistor gate에서 보이는 저항값을 낮춰봤는데, Bode plot에서 pole의 위치가 거의 변하지 않았습니다. 혹시 제가 잘못 이해하고 있는 부분이 있을까요? Source Follower로 wp2를 높은 주파수로 올리는 방법을 어떻게 접근해야 할지 조언 부탁드립니다. 또한, Buffer 없이도 Feed-forward Capacitor를 추가한 후 Error-amp 내의 Miller cap & resistor 값을 조절하여 PM을 60도 정도로 가져갈 수 있는데, source follwer를 사용하면 무엇이 좋은지 알고 싶습니다. 자세한 설명을 위해 사진을 첨부하고 싶은데 이미지 업로드 오류가 계속 발생합니다... 감사합니다.
미해결
회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project
PCB HW 설계 강의 자료에 있는, 스마트폰 블록 다이어그램은 TI 사이트 어느 부분에서 볼수 있나요?
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아날로그 회로설계 실무 : Analog IP 설계와 성능 개선하기
BGR, Opamp 설계를 제외하곤 Target Specification이 교안에 나와있지 않은데 자신이 목표 스펙을 정의하고 과제를 수행하는 방식인지 궁금합니다.
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아날로그 회로설계 실무 : Analog IP 설계와 성능 개선하기
삼코치님 안녕하세요. 현재 BGR을 수강하고 있는 학생입니다. BGR 개선하기에서 Temp Sweep을 하는데 '2차함수'형태가 아닌 '음의 기울기를 가진 직선'의 형태로 나와서 질문을 하게 되었습니다. 제 기준에서 V_ref도 1.2~1.4V 범위고 I도 전부 10uA 정도로 맞춘 것도 확인이 되어서 R2와 R3의 값을 사진과 같이 했습니다만...Temp Sweep에서 막혔습니다. 그래서 그래프 개형을 보았을 때 CTAT의 영향이 PTAT보다 강해서 나온 결과라고 판단이 들었는데요... 문제의 원인만 추측하게 되고...그에 대한 해결책은 잘 모르겠습니다..ㅠㅠ 일단 PMOS의 W/L 비율이나 R3의 수치도 바꾸고 그랬지만...개형 자체는 변화가 없었습니다. 게다가 R2까지 바꾸자니...I_R2 = 10uA도 깨질 것 같아 R2는 건드리지는 않았습니다... 제 그래프의 개형이 문제가 발생한 원인과 그에 대한 해결책이 궁금합니다... (TR은 W와 L은 전부 1u로 한 회로입니다.)
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아날로그 회로설계 실무 : Analog IP 설계와 성능 개선하기
안녕하세요, 2-stage opamp를 측정하는 도중 PSRR 측정 방법에 대한 궁금증이 생겨 질문드립니다. 강의에서 보여주신 바와 동일하게 VDD에만 AC신호 1V를 인가하여 .ac dec 100 0.01 10G analysis를 진행하였습니다. 측정한 결과가 (-) ~dB값이 나오면, 이전에 구하였던 DC gain에서 측정 결과(V_out)를 빼주는 방식이 맞는지 알고 싶습니다. 감사합니다. [PSRR 측정을 위한 set-up] [Simulation 결과]
해결됨
회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project
삼코치님 안녕하세요. 다음과 같은 질문이 있습니다. 강의에서 Differential Amp의 4가지 종류와 여러 특징을 알려주셨는데요. 지금 단계에서는 각 회로들의 V_out과 관련된 일반화된 공식보다는 특징을 받아들이는 단계까지만 공부하면 되는 것일까요?? V_out과 관련된 공식이 궁금해서 도저히 제 손으로는 힘들어서...ㅎㅎ Ai한테 부탁해봤는데 엄청 복잡하더라고요...ㅎㅎ 그래서 궁금합니다. 지금 단계에서는 어디까지 공부하면 될지 알고 싶습니다.
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아날로그 회로설계 실무 : Analog IP 설계와 성능 개선하기
안녕하세요, BGR 설계 이론 강의파트를 듣던 도중 궁금증이 생겨 질문드립니다. 강의에서 pnp BJT의 Collector, Base를 연결하면, V_BE 전압을 CTAT성분으로 이용할 수 있다고 하셨습니다. 왜 꼭 Diode connected로 연결해야 CTAT 성분으로 이용할 수 있는지 잘 이해가 가지 않습니다. Base에 다른 bias 전압을 연결해도 CTAT 성분 전압으로 활용할 수 있는 것인지 궁금합니다. 또한, Diode Connected BJT로 CTAT 전압을 생성할 시 어떠한 강점이 있는지 알고 싶습니다. 감사합니다.
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아날로그 회로설계 실무 : Analog IP 설계와 성능 개선하기
안녕하세요 삼코치님 질문이 몇가지 있습니다. 1. 초기에 VX 노드의 전압값과 전류값을 정하고 시작하는데 기준이 뭔지 궁금합니다. 저는 size 를 정할때 gm/id 기법을 사용하는데 이 방법에 의하면 i3,i4(pmos에 흐르는) 를 크게 잡을수록 size 가 커지는걸로 압니다. 어떤 기준에 의해 잡는지 궁금합니다. 2. 아 생각해보니 i3,i4 를 정하는게 아니라 Q1 에 흐르는 전류를 정하는걸로 아는데 KCL 에 의하면 I3= Ic1(Q1에 흐르는 전류) + Veb1/R3 인데 그러면 R3 값을 조정해서 나온 전류랑 Q1 에 흐르는 전류를 더해서 mosfet size 를 설계하는 순서가 맞을까요? 3. start up 회로는 필요 없나요? 감사합니다.
미해결
아날로그 회로설계 실무 : Analog IP 설계와 성능 개선하기
두개 초기 값은 어떻게 설정하는건가요? VDD 기준일까요?
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아날로그 회로설계 실무 : Analog IP 설계와 성능 개선하기
opamp 설계후 symbol 화 해서 bgr 설계해도 되나요? 만약 opamp 넣을시 offset 문제는 어떻게 보완하는게 좋을까요?
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아날로그 회로설계 실무 : Analog IP 설계와 성능 개선하기
.op 시뮬레이션을 돌리고, CTRL + L 을 해도 warning만 뜨고, 각 MOS의 gm값이 계산이 안나옵니다. 손계산과 시뮬값을 비교해보고 싶은데, 해결 방법이 있나요?
미해결
아날로그 회로설계 실무 : Analog IP 설계와 성능 개선하기
안녕하세요 삼코치님. BGR 설계 따라해보기 10강 34:24에 나오는 .op 에서, 아래와 같은 오류가 발생합니다. 질문1) .op test 문제 모델이 문제인가 싶어서, .model NPN NPN (Is = ... ) 이부분을 텍스트로 바꾸고(파란색) .op 시뮬레이션을 돌려보니 되긴 하는데, 강의에서는 VREF가 1.2 V가 나온다고 되어 있으나, 제가 하면 1.47095 V로 나옵니다. 혹시 몰라 다른 질문을 찾아보니, .model NPN 이런건 반드시 참조? 를 걸어놓고 시뮬을 해야 한다는 답변을 봤는데, 왜 저는 참조를 시켜놓으면 에러 코드가 나오고, 참조를 안시켜놓으면 다른 결과가 나오는 지 궁금합니다. 질문 2) M9, M10 의 body가 왜 VSS에 연결되어있지 않고 Source단에 연결되어있는지 궁금합니다. 에러 코드 LTspice 26.0.1 for Windows Circuit: C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net Start Time: Wed Mar 11 19:21:52 2026 C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(5): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q11 VDD_TEST VDD_TEST VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(7): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<7> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(8): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<6> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(9): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<5> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(10): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<4> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(11): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<3> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(12): This model has multiple definitions. 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Q14<6> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(25): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<5> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(26): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<4> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(27): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<3> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(28): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<2> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(29): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<1> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(30): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<0> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(31): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q13 N005 N005 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(34): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q15 N010 N010 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(40): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<7> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(41): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<6> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(42): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<5> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(43): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<4> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(44): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<3> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(45): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<2> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(46): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<1> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(47): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<0> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(48): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q2 N007 N007 VSS 0 NPN ^^^
미해결
아날로그 회로설계 실무 : Analog IP 설계와 성능 개선하기
강의 pdf 자료는 어디서 다운 받을수 있나요? 강의 자료 다운로드를 하면 LTspice 파일만 떠서요
해결됨
회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project
안녕하세요 삼코치님. 다름이 아니라 CMRR을 시뮬레이션 하는 과정에서 다음과 같이 동영상과는 Phase가 사뭇 다르게 나와서 질문드립니다. DC operation은 모두 saturation에 있는 것 같습니다. bias current잡는 밑의 두 트랜지스터만 L1u W4u로 하고 나머지는 L과 W모두 1u로 했습니다. 그리고 Vcm과 Vdm을 각각 따로 보면 저렇게 보이고 이걸 나누면 저렇게 되는데, magnitude는 동일한데 phase가 다르게 나옵니다. GPT한테 물어보면 phase는 별로 중요하지 않다고 나오는데 CMRR에서 phase는 별로 중요하지 않은 값이고 저렇게 나온 것도 정상적인 건지 여쭤보고 싶습니다. 또 CMRR을 구할 때 ADM/ACM으로 구하는데 gain이 아닌 voltage값으로 구해도 동일한 건지 여쭙고 싶습니다. (생각해봤을 땐 Vinp랑 Vinn을 예를 들어 AC 1/-1이 아닌 1/0으로 해서 Vout을 Gain으로 하려고 한 게 아닌가 싶습니다) Slew Rate도 다음과 같이 굉장히 가파르게 나오는데 이렇게 나와도 되는 건가요? ㅜㅜ 안좋은건지 여쭙고 싶습니다. 4. 또한 추가적으로 ICMR은 시뮬레이션을 안하는지도 궁금합니다. 강의를 이렇게 올려주셔서 잘 듣고 있습니다. 항상 감사드립니다.
