안녕하세요 삼코치님 질문이 몇가지 있습니다. 1. 초기에 VX 노드의 전압값과 전류값을 정하고 시작하는데 기준이 뭔지 궁금합니다. 저는 size 를 정할때 gm/id 기법을 사용하는데 이 방법에 의하면 i3,i4(pmos에 흐르는) 를 크게 잡을수록 size 가 커지는걸로 압니다. 어떤 기준에 의해 잡는지 궁금합니다.2. 아 생각해보니 i3,i4 를 정하는게 아니라 Q1 에 흐르는 전류를 정하는걸로 아는데 KCL 에 의하면 I3= Ic1(Q1에 흐르는 전류) + Veb1/R3 인데 그러면 R3 값을 조정해서 나온 전류랑 Q1 에 흐르는 전류를 더해서 mosfet size 를 설계하는 순서가 맞을까요?3. start up 회로는 필요 없나요?감사합니다.

두개 초기 값은 어떻게 설정하는건가요? VDD 기준일까요?

opamp 설계후 symbol 화 해서 bgr 설계해도 되나요? 만약 opamp 넣을시 offset 문제는 어떻게 보완하는게 좋을까요?

.op 시뮬레이션을 돌리고, CTRL + L 을 해도 warning만 뜨고, 각 MOS의 gm값이 계산이 안나옵니다. 손계산과 시뮬값을 비교해보고 싶은데, 해결 방법이 있나요?

안녕하세요 삼코치님. BGR 설계 따라해보기 10강 34:24에 나오는 .op 에서, 아래와 같은 오류가 발생합니다. 질문1) .op test 문제 모델이 문제인가 싶어서, .model NPN NPN (Is = ... ) 이부분을 텍스트로 바꾸고(파란색) .op 시뮬레이션을 돌려보니 되긴 하는데, 강의에서는 VREF가 1.2 V가 나온다고 되어 있으나, 제가 하면 1.47095 V로 나옵니다.혹시 몰라 다른 질문을 찾아보니, .model NPN 이런건 반드시 참조? 를 걸어놓고 시뮬을 해야 한다는 답변을 봤는데, 왜 저는 참조를 시켜놓으면 에러 코드가 나오고, 참조를 안시켜놓으면 다른 결과가 나오는 지 궁금합니다. 질문 2) M9, M10 의 body가 왜 VSS에 연결되어있지 않고 Source단에 연결되어있는지 궁금합니다.  에러 코드LTspice 26.0.1 for Windows Circuit: C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net Start Time: Wed Mar 11 19:21:52 2026 C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(5): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q11 VDD_TEST VDD_TEST VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(7): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<7> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(8): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<6> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(9): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<5> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(10): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<4> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(11): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<3> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(12): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<2> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(13): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<1> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(14): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<0> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(23): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<7> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(24): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<6> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(25): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<5> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(26): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<4> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(27): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<3> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(28): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<2> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(29): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<1> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(30): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<0> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(31): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q13 N005 N005 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(34): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q15 N010 N010 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(40): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<7> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(41): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<6> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(42): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<5> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(43): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<4> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(44): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<3> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(45): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<2> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(46): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<1> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(47): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<0> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(48): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q2 N007 N007 VSS 0 NPN ^^^

강의 pdf 자료는 어디서 다운 받을수 있나요? 강의 자료 다운로드를 하면 LTspice 파일만 떠서요

안녕하세요 기본적인 BGR 회로설계에 대해서 LTspice로 공부를 하던 중 궁금한 점이 있어 여쭤보고자 합니다..!!  강의에서 나오는 스펙과 다르게 각 브랜치당 10uA가 흐르고, Vref가 1.2V 가 나오게 하려는데, 위에 그림처럼 출력 저항(R9)을 59K로 하면 vref 1.18V로 목표 전압보다 아래로 나오지만 Temp에 대한 출력 파형이 곡선 형태이고, 전압 변동성은 1.8mV 수준으로 나옵니다. 여기에 출력 저항만 61k로 더 올리게 되면 vref는 1.2v가 나오지만 PTAT 성분이 강한 우상향 곡선에 전압 변동성은 11mV 가 나옵니다. 저항 두 개의 값(R8, R9)을 sweep해서 조절해 봐도 전압 레벨과 temp에 대한 전압 curvature 둘 다 만족되지가 않아서 계속 딜레마를 겪고 있습니다. 원하는 출력 전압 값과 온도에 대해 전압 변동성이 적은 curveture 형태의 파형을 얻기 위해서는 여기서 추가적인 회로 기법이나 또는 어떠한 튜닝 기법으로 접근해보면 좋을지 궁금합니다..!!

AC 분석이 다음과 같이 이상하게 나옵니다. 회로의 DC를 제대로 잡지 못해서 이런 결과가 나오는거 같은데 어떻게 잡아야 할지 방법을 모르겠습니다.

안녕하십니까좋은 강의 감사했습니다. 다름이 아니라, 한 차례 완강 후 복습을 진행하려고하는데 수강기간이 얼마남지 않은것을 확인했습니다. 혹시 수강기간 연장 가능할지 문의드립니다.

삼코치님 안녕하십니까 현재 LDO 설계를 진행하고 있는 이용승이라고 합니다. 항상 좋은 강의 잘듣고 있습니다. 현재 LDO에 사용할 common source 버퍼와 관련해서 공부를 진행하고 있습니다. 해당 회로의 전류 흐름은 파악하였으며 결론적으로 Iin = IBOOST라는 결론에 도달하였으며 M3, M4가 차동 입력단이고 M2가 증폭 역할을 하고 있음을 알았습니다. 하지만 output 임피던스를 구하는 과정에서 책에 나와있는 값이 도저히 이해가 안되어 질문 합니다. 저는 output 임피던스를 VB노드를 기준으로 구하였는데 잘못된 건지 궁금합니다.밑의 사진은 책에 나와있는 output 임피던스 입니다. 긴글 읽어주셔서 감사합니다. 도와주세요 삼코치님!!.

현재 LDO 설계 과정에서 버퍼로 사용하는 소스팔로워 부분에 대해서 깊게 공부를 진행중입니다.현재 제가 첨부한 사진은 push-pull 동작을 이용한 버퍼입니다. 버퍼는 두개의 독립적인 피드백 회로를 통해 출력 전압을 조절하고 있는 것을 알 수 있습니다. 하지만 해당 버퍼를 분석하는 도중 Vin인 VEA가 변함에 따라서 Vout인 VG가 따라가는 형태를 보이지 않는다는 것을 알게 되었습니다. 예를 들어 PU 루프의 경우 VEA가 증가할 경우 ID1이 감소하게 되고 이에 따라 M3의 소스 전류가 감소하게 되어 공통 게이트인 M3의 드레인 전류도 같이 감소하게 됩니다.이후 M3의 드레인 전류가 감소함에 따라 M4의 게이트 전압이 상승하여 M4의 드레인 전류가 줄어들게 되고 이에 따라 VG가 감소하게 되는 결과를 초래하게 됩니다.PD 루프의 경우에는 VEA가 증가함에 따라 ID1이 감소하게 되고 이에 따라 M2의 게이트 전압이 감소하게 되고 M2의 드레인 전류가 감소하면서 오히려 VG를 상승시키는 쪽으로 동작하게 됩니다. 이렇게 해석한 것이 정확한 것인지 궁금하고 정확하다면 소스팔로워로서 잘 동작하는지 모르겠어서 질문 남깁니다..

삼코치님 안녕하세요.링 오실레이터 설계 시 홀수 개의 인버터를 사용하고 버퍼를 사용하시는데 버퍼는 pmos와 nmos로 나타내는 인버터가 아닌 심볼로 하는 거는 그냥 간단하게 나타내기 위해서인가요?

안녕하세요 코치님BGR 시뮬레이션 관련하여 저도 앞에 질문한 수강생과 동일하게 V3가 545mV에서 전류10uA가 흐르는 것으로 측정되었고 이를 param으로 실행하여 10uA가 흐르는 저항이 5.74k로 측정이 되었다면 그대로 회로에 적용하는게 맞는지 궁금합니다.self biasing을 통한 회로 설계시 최종 파워가 120u가 넘는 결과를 얻게되는데 이런경우 NMOS와 PMOS Size를 시연연상값과 다르게하여 수정하는 방식으로 저항(PTAT을 위한 저항과 IR Drop을 위한 저항)값을 다시 선정하는게 바람직할까요?

정확한 Light/Heavy Load의 정의가 무엇인지 궁금합니다이유1 : Pass TR의 Saturatino Region을 고려하여 min/max current로 Load를 설정후, simulation을 진행해도 위와 같은 그래프가 나오지 않습니다 (현재 회로 구성은 삼코치님 회로를 사용중입니다)이유2 : 위와 같은 그래프를 얻으려면, min/max Current가 예를들어 10u~10mA일때, Load를 50uA, 50mA했을때 위와같이 나오는 것 같아 혼란스러워 질문드립니다 !

안녕하세요, 삼코치님.최근 LDO 설계 및 시뮬레이션을 진행하면서 안정성 분석에 어려움이 있어 질문드립니다. 매번 빠르고 정확한 답변 주셔서 감사합니다. 1. LDO 안정성 PM 변화 경향에 대한 분석 및 질문일반적으로(삼코치님, 다른분들 과제 결과) LDO 설계에서는 Light Load Current에서 PM이 좋지 않고, Max Load Current로 갈수록 PM이 좋아지는 경향을 보이는 것으로 알고 있습니다. 하지만 제 LDO는 초기 시뮬레이션에서 정반대의 경향을 보였습니다.초기 제 LDO의 관찰된 PM 경향:No Load / Very Light Load : PM이 양수로 (예: +40도) 비교적 좋게 나왔습니다.Load Current 증가 (중간 부하 ~ 최대 부하): PM이 급격히 감소하여 음수(예: -50도 이하)가 되었습니다.(즉, PM(경부하) > PM(최대부하)의 경향을 보였습니다.)저의 초기 분석 (당시의 오해):Load Current 증가에 따른 Wp(load)가 Wp(pass)와 근접하다가 다시 멀어지게 되어 PM을 확보하지 못했다고 생각했습니다. 즉, 급격한 Wp(Load)의 변동이 핵심이라 생각했습니다. 2. 원인 발견: RHP Zero와 그 영향다시 분석 결과, 제 LDO가 특이한 PM 변화 경향을 보였던 핵심 원인은 다름 아닌 'RHP Zero'였음을 알게 되었습니다.AMP(오류 증폭기) 내부 설계 문제:저는 AMP만 따로 설계할 때, PM을 55도에 맞춰 설계하기 위해 RHP Zero가 발생하는 회로 구성을 그대로 두었습니다. 당시에는 PM이 90도까지 올라가면 반응이 느려질 것이라고 판단하여 LHP Zero로의 변환(Rz 값 증가)을 의도적으로 하지 않았습니다.하지만 이 RHP Zero가 전체 LDO 루프의 안정성 마진을 깎아먹어, 결과적으로 Load Current 변동 시 PM이 다른 LDO들과 반대 방향으로 변동하는 원인이 되었던 것 같습니다. 3. 현재까지의 해결 시도 및 추가 질문현재 RHP Zero 문제를 해결하고 안정성을 개선하기 위한 시도를 진행 중이며, 몇 가지 질문이 있습니다.(3-1) AMP 단독 설계 기준에 대한 질문:LDO 설계 시, AMP(오류 증폭기)만 따로 설계할 때 기준으로 삼는 PM 스펙이 있는지 궁금합니다. ex) LDO설계시 AMP의 PM은 90도 이상 확보 필요(3-2) RHP Zero 해결 시도 및 결과:AMP 내부에 있던 Rz, Cc 값(이전의 44kΩ, 150fF)이 너무 작아 Zero 역할을 제대로 못 한다고 판단했습니다. (이는 UGB 이전으로 Zero를 앞당겨 위상 보상을 해야 함에도 불구하고, 해당 Zero가 너무 높은 주파수에 위치했기 때문입니다.)이를 해결하기 위해 Rz, Cc 값을 증가시켜 LHP Zero를 형성 및 UGB근처에 형성되도록 하였습니다.결과: 시뮬레이션 결과, 제 LDO의 Mag/Phase 그래프가 이제는 다른분들 LDO 및 코치님의 시뮬레이션과 같은 방향(고주파에서 PM이 좋아지는)으로 변화하였습니다.(이 변화는 RHP Zero를 LHP Zero로 전환하거나, 기존 Zero의 위치를 UGB 근처로 앞당긴 결과로 판단하고 있습니다.)질문: 이처럼 LHP Zero를 형성하여 Mag/Phase 그래프의 형태를 개선한 것이 올바른 접근 방식이었는지 확인 부탁드립니다.(3-3) 고주파에서의 Loop Gain 증가 현상:UGB 이후 Loop Gain이 감소했다가, 급격히 증가하는 부분이 있었는데, 이러한 현상은 그대로 두어도 괜찮은지 궁금합니다.(3-4) ESR Zero 조절 방법에 대한 질문:ESR 저항은 캐패시터에 존재하는 고유한 저항으로 알고 있습니다. Zero 삽입 시 ESR Zero를 조절하는 방법이 캐패시터 자체의 종류를 선택하거나 외부 저항을 직렬로 삽입하는 방법 외에, 혹시 다른 직접적인 방법이 있는지 궁금합니다.

안녕하세요 삼코치님,과제6 삼코치님이 이미 설계해두신거 에서 Jitter성분하고 Power(current)확인을 해봤는데요. Comparator한개 쓴 버전에서 확실히 Jitter는 확실히 100kHz에서 더 뾰족해졌음을 확인했지만 전류는 다음 사진과 같이 I(V5)(comparator1개)가 I(V4)(comparator2개) 짜리보다 더 크게 나와서 제가 측정을 잘못한건지 아니면 다른 원인이 있는지 궁금하여서 여쭈어봅니다.  삼코치님의 말씀대로 전류를 측정하기위해 0V voltage source를 달아놓고 전류를 측정해보았습니다. 항상 친절한 답변 감사드립니다. 

질문1) LDO의 Pass TR의 W를 결정할때, Vs : 3.3, Vd : 1.5로 했을때 Saturation동작하는 VG 범위가 1.11 < VGpmos < 2.91 이렇게 됩니다.Load Current을 sweep해서Vg = 1.11이 나오는 Load Current가 maxVg = 2.91이 나오는 Load Current가 min이 맞는지 궁금합니다 질문2) 위 질문과 연결되는 질문입니다.Line Regulation, Loop Gain, ... 등의 성능을 확인할때, Light Load, Heavy Load 둘 다 확인하는게 맞는지 궁금합니다  질문3) Dropout Voltage의 경우만 Max Load Current로 진행하면 되는지 궁금합니다 질문4) Vref의 경우는 2단 증폭기의 Input range를 고려해서 하면 되는지 궁금합니다--> 기존 증폭기 input range가 0.8~2.x였는데 고려안하고 Vref를 0.75로 한것과 1.2쯤으로 수정한 것과 크게 차이가 안나서 질문드립니다.

안녕하세요! 우선 좋은 강의 많이 만들어주셔서 정말 감사드립니다. 1년 전에 열정을 가지고 공부해볼려고 아날로그 회로설계 실무 강의를 구매했었는데 생각보다 시간이 너무 빨리 지나갔네요.. 회로 설계 입문자를 위한 디지털 아날로그 실무설계 project가 더 쉬운 내용을 다루고 있는 것 같아서 그 강좌를 먼저 듣고 아날로그 회로설계 실무 강의를 듣고자 하였는데 기존에 구매한 강좌의 남은 수강 가능 기한이 너무 적어서 혹시 연장해주실 수 있을지 문의드려봅니다!

위의 사진은 삼코치님이 시뮬레이션 돌렸을 때의 결과입니다. 동영상강의에서 36:40 쯤에 코치님이 AC simulation을 돌린다고하셨죠? 그런데 지금 현재 transient가 아닌 AC simulation이 잖아요 그렇다면 transient에서 쓰이는 VINN에 달린 SINE(1.2 10m 1k 0.5m)라는 parameter와 VINP에 달린 SINE(1.2 10m 1k)라는 parameter를 제거해도 "AC simulation"에서는 결과가 같아야한다고 생각했는데 다음 사진과 같이결과가 조금 다르게 나오는데 이게 도대체 왜 그런지 이해가 안갑니다... 두번째 질문추가로 삼코치님이 VINN에는 AC성분을 제거하고 VINP에만 AC 1성분을 넣어줬는데 그냥 differential input이 AC 1로 들어갔다고 생각하면 되는건가요? 확인해보니 한쪽 AC 0.5 한쪽 -0.5 넣었더니 그냥 한쪽만 AC 1한거랑 결과가 같게 나오긴하네요 그냥 제 이해가 맞는지 궁금해서 여쭈어봅니다. 친절한 답변 항상 감사합니다!

회로도(Gain : 81 / UGB : 30M / PM : 55) ADD Simulation 현재 Gain은 기존 OTA 대비 약 2배 가까이 향상되었지만, PSRR 성능은 예상했던 것보다 개선되지 않고 기존 OTA와 유사한 수준(거의 0dB)으로 나타났습니다. 이 상황에서 PSRR 성능을 향상시키기 위해 어떤 부분을 중점적으로 개선해야 할지 조언을 구할 수 있을까요?   질문2 ) 가능하면 Output voltage swing simulation도 알려주시면 감사하겠습니다!(input을 어떻게 주는지, input을 output과 묶는지, 시뮬레이션 방법, ...)