FPGA実装のためのRISC-V CPU設計 ① Pythonで学ぶRV32I命令セットの構造と実行原理

RISC-V命令の動作原理を出発点として、5段パイプライン構造の32ビットCPUを自ら設計し、Verilog RTLの実装からシミュレーション検証、FPGAでの実機動作までを完成させる実践的なCPU設計コースです。 RV32Iの40命令の中から、CPUの基本構造を学ぶために必要な14命令を選定し、TinyRV32Iを段階的に構築します。データパス、パイプラインレジスタ、ALUと制御回路、Branch、Hazard、Stall・Flush、Memory-Mapped I/Oなど、実際のCPUを構成する主要な構造を自ら設計・検証します。 講義で使用するVerilog RTL、Testbench、Assemblyプログラム、Memory Image、FPGA制約ファイルを提供し、最終的にはArty S7-25 FPGA上で、自ら設計したCPUにより実際のプログラムを実行します。 本コースはここで終わりではありません。TinyRV32Iを通じてCPUの基本構造を完成させた後、後続コースではRV32Iの40命令すべてをサポートするFull RV32I CPUへと拡張する、段階的なCPU設計シリーズへと続きます。

NPU・トランスフォーマーアクセラレータ・mini LLMのようなAI半導体を直接設計するには、その内部の演算がなぜ行われるのかを理論として知る必要があります。この講義は、一つのニューロンからCNN・トランスフォーマー・LLMまで、ハードウェア設計に不可欠な理論のエッセンスだけを抽出して3編に凝縮しました。数式の暗記ではなく「なぜそうなるのか」という直感を通じて、半導体産業30年の経歴を持つ現職教授が、ソフトウェア理論とハードウェア実装を一つに繋ぎます。

CPUとRISC-Vを学んでいると、命令の機能は理解できても、「これらの命令は実際のハードウェア上でどのように実行されるのか？」「自分で設計したCPUが本当に正しく動作していることを、どのように確認できるのか？」という点で難しさを感じるようになります。市販の多くの教材はISAの説明や簡単なCPUの例にとどまり、完成済みのIPを使用する場合も多いため、CPUを自分で設計・検証し、実際のFPGA上でプログラムを実行するまでの一連の過程を経験するのは容易ではありません。 私はシステム半導体分野で長年にわたり研究開発と事業に携わり、現在は大学で半導体設計とFPGAを教える中で、このような学習上のギャップを数多く見てきました。そこで本講座では、完成したCPUを提供して動作だけを確認するのではなく、「RV32I命令を実行するには、どのようなハードウェアが必要なのか？」という問いから出発し、CPUの構造をWhite Box方式で自ら設計できるように構成しています。 Volume 3では、Volume 2のTinyRV32Iをベースに、RV32Iの40個の命令を使用するFull-Version 32ビットCPUへと拡張します。データパスとDecoder、Branch・Jump、Byte/Halfword Memory Accessを拡張し、ForwardingとLoad-Use Interlockを実装することで、5段Pipelineがデータ依存性を自動的に処理できるようにします。続いてCSR、Exception、Interrupt、Trap、MRETを統合し、通常のプログラム実行だけでなく、例外や外部イベントまで処理できるCPUを完成させます。 設計はRTL Simulationで終わりません。実際のプログラムをCPU上で実行し、Spike Reference Modelと結果を比較しながら、RISC-V Architecture Compatibility Testの目的と実施・判定プロセスを、実際の検証事例を通じて学びます。最後には、検証済みのCPUをArty S7-25 FPGAに実装し、SwitchとButtonから入力を受けてプログラムを実行し、その結果をLEDに出力するところまで確認します。 この講義が解決しようとしている課題は、単にRISC-V命令をより多く知ることではありません。命令 → CPUアーキテクチャ → Verilog RTL → Pipeline制御 → プログラム実行 → 標準ベースの検証 → FPGA上での実動作を一つの流れとしてつなぎ合わせ、受講生がCPU内部の構造を根本から理解し、自ら設計・検証できるエンジニアリング能力を身につけることを目標としています。

VerilogとEDAツールを学ぼうとして諦めてしまいましたか？NPUを直接設計する半導体学科の教授が、9つのエクセルファイルでCPUからNPUまで計算しながら理解する方法を伝授します。

機械学習を学ぶと、精度を上げる方法を身につけます。ところが、そのモデルを実際のチップに載せようとした瞬間、誰も教えてくれなかった疑問が残ります。このモデルは何回乗算を行うのでしょうか？何をどれだけ記憶しておく必要があるのでしょうか？現在目標としているチップの仕様で、その要求に対応できるのでしょうか？ 機械学習の教科書は精度について語り、半導体の教科書は回路について語りますが、その間をつなぐ資料はほとんどありません。私はRISC-V CPUとNPUをFPGAで実装しながら、この隔たりに何度も直面しました。精度が最も高いモデルが、実際にはボードに収まらないという状況です。 本講座では、6つのアルゴリズムをPythonで実際に作りながら、作るたびに乗算、比較、メモリ、精度を測定します。そして、その値を実際のFPGAボードのリソースに換算します。乗算が何回という言い方だけでは規模を推し量れませんが、ボードの何パーセントかと言われれば判断できるからです。 9つのLabを経て6つのモデルを1つの表にまとめると、予想とは異なる全体像が見えてきます。乗算を数えるために9つのLabを費やしたのに、実際に足を引っ張っていたのは乗算ではありませんでした。その後、実数を整数に落とし込み、桁数を管理し、回路を評価する基準まで作ります。 FPGAボードは必要ありません。Pythonだけで進め、ボードは測定値を換算する基準としてのみ使用します。

ニューラルネットワークをFPGAに実装する — 言葉には馴染みがありますが、実際に成し遂げた人は稀です。 キャップストーン、競技会、卒業制作で一歩先を行きたいなら、モデルを学習させるだけでなく、その演算が実際のチップの中でどのように動くのかを自ら作り、証明できなければなりません。この講義は、まさにその点、理論と実物ハードウェアの間のギャップを埋めるお手伝いをします。 MNISTの数字を認識するニューラルネットワークアクセラレータ（NPU）を、スペックの読み解きからPythonゴールデンモデル、Verilog RTL設計、FPGA検証まで、最初から最後まで自ら完成させます。ラインバッファと並列MACで作るConv層、ReLU・MaxPool・Flattenを経て全結合層とArgmaxまで — 9つのブロックを一つのチップに統合し、"Pythonの正解とハードウェアの出力が1ビットも違わない（Bit-True）"ことを自ら証明します。シミュレーションは正常に動くのに結果だけが微妙に異なる、そんなもどかしい瞬間を乗り越える方法まで講義に込めました。 整数量子化、配列の軸順序の変換、アキュムレータのオーバーフロー防止など、一般的なディープラーニングの教材では扱われない実戦的なノウハウを一つずつ解説します。私はRISC-V CPU設計とFPGA Bit-True検証を長年手がけてきた中で経験した試行錯誤を、皆さんが繰り返さないようこの講義に凝縮しました。講義が終わる頃には、"自ら設計し、証明した"と言える完成されたハードウェアプロジェクトが手元に残ります。

Verilogの文法は学んだものの、「それで何を作ればいいのか？」で立ち止まっている方のための講座です。FPGAボード1枚で、デジタル時計、超音波距離センサー、OLEDディスプレイ、リアルタイムカメラ映像まで、4つのハードウェアを直接設計します。出力から入力・制御、ディスプレイ、映像へと難易度を上げながら、目に見える成果物を作ることでデジタル設計を体得します。半導体業界30年の経歴を持つ現職教授が、実際のFPGAで検証済みの内容だけを教えます。

FPGAとVerilogは学んだものの、「それで、AIアクセラレータをどうやって直接作るのか？」という段階で立ち止まってしまう方が多くいます。この講義はその疑問を解消します。普及型FPGA一枚と無料ツールだけで、手作業で設計した3×3カーネルから始まり、CNNを直接学習させ、学習済み重みをINT8に量子化してハードウェアに実装した後、Pythonモデルと1ビットの狂いもなく一致するか（Bit-True）まで検証します。半導体業界30年の経歴を持つ現職教授として、実際のFPGAで検証した内容のみを「動作する回路」として教えます。理論ではなく、自ら設計し証明する経験を通じて、ファブレス設計・AI半導体分野で通用する実践的なスキルを身につけることができます。

CPUとRISC-Vを学んでいると、命令の機能は理解できても、「これらの命令は実際のハードウェア上でどのように実行されるのか？」「自分で設計したCPUが本当に正しく動作していることを、どのように確認できるのか？」という点で難しさを感じるようになります。市販の多くの教材はISAの説明や簡単なCPUの例にとどまり、完成済みのIPを使用する場合も多いため、CPUを自分で設計・検証し、実際のFPGA上でプログラムを実行するまでの一連の過程を経験するのは容易ではありません。 私はシステム半導体分野で長年にわたり研究開発と事業に携わり、現在は大学で半導体設計とFPGAを教える中で、このような学習上のギャップを数多く見てきました。そこで本講座では、完成したCPUを提供して動作だけを確認するのではなく、「RV32I命令を実行するには、どのようなハードウェアが必要なのか？」という問いから出発し、CPUの構造をWhite Box方式で自ら設計できるように構成しています。 Volume 3では、Volume 2のTinyRV32Iをベースに、RV32Iの40個の命令を使用するFull-Version 32ビットCPUへと拡張します。データパスとDecoder、Branch・Jump、Byte/Halfword Memory Accessを拡張し、ForwardingとLoad-Use Interlockを実装することで、5段Pipelineがデータ依存性を自動的に処理できるようにします。続いてCSR、Exception、Interrupt、Trap、MRETを統合し、通常のプログラム実行だけでなく、例外や外部イベントまで処理できるCPUを完成させます。 設計はRTL Simulationで終わりません。実際のプログラムをCPU上で実行し、Spike Reference Modelと結果を比較しながら、RISC-V Architecture Compatibility Testの目的と実施・判定プロセスを、実際の検証事例を通じて学びます。最後には、検証済みのCPUをArty S7-25 FPGAに実装し、SwitchとButtonから入力を受けてプログラムを実行し、その結果をLEDに出力するところまで確認します。 この講義が解決しようとしている課題は、単にRISC-V命令をより多く知ることではありません。命令 → CPUアーキテクチャ → Verilog RTL → Pipeline制御 → プログラム実行 → 標準ベースの検証 → FPGA上での実動作を一つの流れとしてつなぎ合わせ、受講生がCPU内部の構造を根本から理解し、自ら設計・検証できるエンジニアリング能力を身につけることを目標としています。

RISC-V命令の動作原理を出発点として、5段パイプライン構造の32ビットCPUを自ら設計し、Verilog RTLの実装からシミュレーション検証、FPGAでの実機動作までを完成させる実践的なCPU設計コースです。 RV32Iの40命令の中から、CPUの基本構造を学ぶために必要な14命令を選定し、TinyRV32Iを段階的に構築します。データパス、パイプラインレジスタ、ALUと制御回路、Branch、Hazard、Stall・Flush、Memory-Mapped I/Oなど、実際のCPUを構成する主要な構造を自ら設計・検証します。 講義で使用するVerilog RTL、Testbench、Assemblyプログラム、Memory Image、FPGA制約ファイルを提供し、最終的にはArty S7-25 FPGA上で、自ら設計したCPUにより実際のプログラムを実行します。 本コースはここで終わりではありません。TinyRV32Iを通じてCPUの基本構造を完成させた後、後続コースではRV32Iの40命令すべてをサポートするFull RV32I CPUへと拡張する、段階的なCPU設計シリーズへと続きます。

オープンソースベースの最新CPUアーキテクチャであるRISC-Vの核心概念と実用的なヒントを、分かりやすく詳細に解説します。

システムソフトウェアの基本中の基本、最新Armアーキテクチャ（Armv8-A、Armv7-A）の核心を『システムソフトウェア開発のためのArmアーキテクチャの構造と原理』の著者がしっかりとお教えします！

Verilogの文法は学んだものの、「それで何を作ればいいのか？」で立ち止まっている方のための講座です。FPGAボード1枚で、デジタル時計、超音波距離センサー、OLEDディスプレイ、リアルタイムカメラ映像まで、4つのハードウェアを直接設計します。出力から入力・制御、ディスプレイ、映像へと難易度を上げながら、目に見える成果物を作ることでデジタル設計を体得します。半導体業界30年の経歴を持つ現職教授が、実際のFPGAで検証済みの内容だけを教えます。

Season 1が実力点検と基礎固めだったとするならば、Season 2はただ「合格と転職」のためだけの実戦圧縮トレーニングです。 単なる文法やゲートレベルを超え、実際に大手企業や外資系の現場、そしてコーディングテストで頻出する最上位の高難易度モジュール（CDC、同期/非同期FIFO、AMBA APB、SPI、I2C、FIRフィルタなど）を直接設計してみます。 面接官の深掘りするような圧迫質問にも揺るがない、確かな設計能力が必要ですか？地方大学から外資系半導体企業への転職を成し遂げたETAの実戦ノウハウのすべてと、コーディングテストの決定版といえる問題たちをこの講義にすべて詰め込みました。最後のシーズン、あなたの転職フリーパスを完成させてください。

設計独学とともにVerilog HDLを利用して、SoCバスの基本となるAMBA AXI4の設計とVIP検証の経験を積みましょう！

システムソフトウェアで最も多く使われている、最新のリナックスカーネル(v6.1)のプロセスの核心概念を、「デバッグを通じて学ぶリナックスカーネルの構造と原理」の著者が詳しく解説します。

私たちが語る0と1、HIGHとLOW、論理ゲートとフリップフロップは すべてアナログ信号が閾値を超える物理的事象から生まれます。 それならば、論理以前の世界 — 電流と電圧が作り出す動きを理解することが 本当の回路設計の始まりではないでしょうか? この講義はその第一歩を共にします。

この講義により、受講生はコンピュータアーキテクチャの基礎を固められると期待されます。

コードを書き写すことはできても、なぜ動くのか説明できずにもどかしさを感じていませんか？この講義は、プログラミングやハードウェアの予備知識がなくても、一つのトランジスタから始まり、論理ゲート、メモリ、ALU、CPUを目に見える形でつなぎ合わせます。抽象的な理論を豊富な視覚資料と3つの総合プロジェクトで組み立てるように理解し、変数や関数が機械語になって実行される全過程を自ら説明できる開発の基礎体力を完成させましょう。

✅ 全体(1)~(7)のシリーズのうち、(1)コンピュータの役割の変化、階層、抽象化、PC構造

UARTは最も基本的で広く活用されているシリアル通信方式であり、FPGA設計に初めて触れる初心者にとって非常に適した学習テーマです。本講義では、UARTの通信原理とフレーム構造を詳細に理解し、これを基にRTL(Register Transfer Level)設計を通じて送受信ロジックを直接実装する過程を進めます。FPGA上でUARTを実装することで、デジタル回路設計能力を体系的に養い、シミュレーションおよび検証を通じて実際のハードウェアレベルでの動作を確認する経験を積むことができます。また、Soft ProcessorであるMicroBlazeとXilinx UART IPを活用した方式も共に学習し、プロセッサベースのシステム設計フローおよびインターフェース構成を幅広く理解するようになります。これにより、論理設計とプロセッサ設計を網羅する包括的な開発能力を身につけることができます。

AI Tech DNA Series：AIの視点から見るコンピュータ基礎の核心原理は、AI時代に必要なコンピュータの基本概念を最も簡単に理解できるように作られた入門講座です。 CPU・メモリ・ストレージ・ネットワーク・データ構造などの基礎原理を、日常生活の比喩とAIの視点に結びつけて説明し、Python・AI・セキュリティ・クラウドへと進むための強固な基礎体力を養います。

CPU、メモリ、ディスクが協調する原理と、オペレーティングシステムがリソースを仲介する方式を体系的に学習します。サーバースペック表を読み解き、性能のボトルネックを判断できる実務の基礎知識を習得し、クラウドとネットワーク学習の土台を築きます。

もし、ITインフラストラクチャ（サーバー、ネットワーク、ストレージなど）の技術について理解していないので、何かを経験したことはありませんか？ ITインフラストラクチャがどのように構成され、どのテクノロジが適用されているかを理解したいですか？ ITインフラを構成する様々な技術について説明する国内唯一の講義です！

20年間、IT分野で現業として開発・構築業務を行っています。 開発分野に入ったり、初めて始める方に良いガイドになりたいと思います。

半導体という技術分野を超えて、一つの企業が世界を動かす方式を立体的に眺める。単純な技術説明を超えて、なぜアメリカ・中国・台湾が半導体をめぐって激突するのかを分析し、TSMCがどのように市場を主導する圧倒的な差を作り出したのかを実際の事例を通じて扱う。創業者モリス・チャンのリーダーシップとTSMCの成功戦略を中心に、技術と経営を統合的に理解できる機会を提供する。

コンピュータハードウェアの基本構造と動作原理と設計方法とOSの部分を学び、良いプログラムを作成するために必要な知識を築くことができます。

非専攻者のためにプログラミングに敷かれた知識であるコンピュータ構造の原理を説明する講義です。 講義の目的は、プログラムの動作の原理に精通していることです。