Basic UVM Testbench（回路設計検証）
MetaEncore
本講座を通じてUVM Class libraryについて理解し、UVMを使用したTestbench設計技法を習得することができます。
初級
Verilog HDL, system-verilog, uvm
単純な文法講義ではありません。
SynopsysとDUTで実装された
現場検証チームのワークフローをそのまま収録しました。
理論と実習がバランス良く進行されるため、大きく退屈することなく聞くことができました。 個人的にもう少し努力すれば良い程度にカリキュラムが整理されていて詳細なので、完全初心者でもアプローチしやすく、再び知識を身につける人にも満足のいく講義になると思います。 簡単にSystemVerilogを見ながら検証について関心が生まれましたが、 最近ホットな職群で職務である分、関心のある方々であれば必ず聞けば今後の就職市場でも本当に多くの助けになると思います。
なかなか聞くことのできない内容の講義だと思います。 test coverageのような内容や実際の環境をどのようにセッティングするか、もしツールがなければどうすべきかなど、細かい内容まであって良かったです。 Verilog設計からSystemverilog検証にキャリアを変えるか悩んでいた矢先に上がって、良い講義でした。
システムVerilogについて学ぶことができる有益な講義でした。
SystemVerilogを詳細に学ぶことができて本当に良かったです。簡単で詳しい講義を探していたのですが見つからず、この講義に出会いました。目次で大体の内容を把握でき、序盤にどのような話をするのか主題について説明してくださったので理解するのに役立ちました。 また該当コードを実行できる環境を紹介してくださったので、作成したtestbenchを実行することができました。これにより結果物を知ることができてより実感できました。 さらにDUTについてDesignに関する説明も詳しくあったので、検証業務がどのようなことを検証するものなのか把握できました。 まだ講義を少し聞いただけですが、現在まで本当に満足しています。
SystemVerilogは初めて学んでみるのですが、すごく大学の講義みたいで良いですね！！ 今まではVerilogだけやっていたのですが、今回SystemVerilogを一度やってみてはどうかという話を聞いて、調べているうちにこの講義を受講することになったのですが、とても良いです！ 他の講義もいくつか聞いてみましたが、ちょっと軽くinterfaceだのclassだのといったことを少しずつ教えてくれるだけなのですが、これは細かく内容を全部扱ってくれるので、後で気になることがあったらここの目次から探してその部分だけもう一度聞いてみても良さそうです。ちょっと塾の講義というより本当に大学の原書の感じ？？全部指摘してくれるし、またその中でも重要なことだけまた指摘してくれるので、後で分からないことを調べるのも、また学んだことをすぐに活用するのも良いと思います ただ概念を羅列するだけでなく、始める時にこういう構造でこういう役割をするということを指摘してくれるので、概念を聞いている最中にも、あ、だいたいこういう内容なんだな、こういう機能をするんだなと推測できて、より聞きやすかったと思います basicと言っていますが、実はbasicじゃないと思うし😆😆😆例題も説明が詳しく載っているので、それでも一人でtestbenchを一つ作成して回してみて、またシミュレーションを回す方法も詳しく説明してくれてとても良かったし、スクリプトもあってとても良かったです！！後でここで他の機能やシーケンス？？BFM？？？こういうのを追加して回してみて、coverageも高めてみればbasicは卒業できそうです😊😊 すぐにデザインを一つ渡されてtestbenchを作成することかと思いましたが、それでもdesignが何なのか説明もあって、またapbが何なのかcompleterが何なのかこういうことも書いてあるので、だいたいあ、これを検証しろということなんだなと分かってとても良かったし、また講義で分からないことが出てきて質問させていただいたのですが、とても詳しく説明してくださって感謝しました！ 私は講義を完全におすすめ！！満足しています😊😊周りにも少し紹介しました！！！！ 電子科特にverilogを勉強された方には、わざわざsystemverilogをやらなくてもverilog勉強用としても良いと思います。実習資料にverilogコードもあります！！
