Basic UVM Testbench（回路設計検証）
MetaEncore
本講座を通じてUVM Class libraryについて理解し、UVMを使用したTestbench設計技法を習得することができます。
初級
Verilog HDL, system-verilog, uvm
Basic SystemVerilog Testbench（回路設計検証）
SystemVerilog（システムベリログ）の基本文法とSystemVerilogのクラス（Class）を使用したテストベンチ（Testbench）設計技法を習得することができます。 また現場で使用されるEDA ToolであるSynopsys社のVCSを活用してハードウェア回路設計検証の全体基礎サイクルを経験し学ぶことができます。 関連検索語 システムベリログ、システムベリログ、SystemVerilog、ベリログ、ベリログ、Verilog、SOC、回路設計、回路検証、検証、Verification、チップ設計、チップ検証、Samsung電子、SK Hynix、新入教育、社内教育、Synopsys、VCS、半導体、就職、経歴、ファブレス
（4.8）受講レビュー 14件
受講生 84名
難易度 初級
受講期間 無制限
Verilog HDL
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system-verilog
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verification
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system-verilog-dpi
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Verilog HDL
Verilog HDL
system-verilog
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verification
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system-verilog-dpi
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学習した受講者のレビュー
4.8
5.0
김민재
33% 受講後に作成
なかなか聞くことのできない内容の講義だと思います。 test coverageのような内容や実際の環境をどのようにセッティングするか、もしツールがなければどうすべきかなど、細かい内容まであって良かったです。 Verilog設計からSystemverilog検証にキャリアを変えるか悩んでいた矢先に上がって、良い講義でした。
5.0
ysw941121
31% 受講後に作成
SystemVerilogを詳細に学ぶことができて本当に良かったです。簡単で詳しい講義を探していたのですが見つからず、この講義に出会いました。目次で大体の内容を把握でき、序盤にどのような話をするのか主題について説明してくださったので理解するのに役立ちました。 また該当コードを実行できる環境を紹介してくださったので、作成したtestbenchを実行することができました。これにより結果物を知ることができてより実感できました。 さらにDUTについてDesignに関する説明も詳しくあったので、検証業務がどのようなことを検証するものなのか把握できました。 まだ講義を少し聞いただけですが、現在まで本当に満足しています。
5.0
martin
93% 受講後に作成
理論と実習がバランス良く進行されるため、大きく退屈することなく聞くことができました。 個人的にもう少し努力すれば良い程度にカリキュラムが整理されていて詳細なので、完全初心者でもアプローチしやすく、再び知識を身につける人にも満足のいく講義になると思います。 簡単にSystemVerilogを見ながら検証について関心が生まれましたが、 最近ホットな職群で職務である分、関心のある方々であれば必ず聞けば今後の就職市場でも本当に多くの助けになると思います。
受講後に得られること
SystemVerilog（システムベリログ）の回路検証関連文法
SVのClassを使用したTestbench設計方法
SystemVerilog TBのSimulation方法および検証Flow（VCS使用法）
最近の半導体チップの成功は
検証が決定します。
チップの成功率がわずか20%という事実、ご存知ですか？
AI、自動運転、データセンターなど新しいアプリケーションが次々と登場し、チップの複雑度は爆発的に増加しています。その結果、チップを設計・製造しても初回成功率は20%以下に過ぎません。
主な原因は機能不良で、そのためプロジェクトの60%以上が検証段階に費やされています。
Testbench、Functional Coverage、Assertion、UVM…
一見学ぶべきことが多いように見えますが、
検証の核となる軸のほとんどはSystemVerilog上で実装されます。
実際に業界実務の検証環境の70%以上が
SystemVerilogベースで動いています。
🎯SystemVerilogとは？
Verilogの上に生まれた次世代検証言語として、単純な設計を超えてテストベンチ、Assertion、Coverageを通じてチップが仕様通りに正しく動作することを保証します。最近複雑化したチップ設計環境で最も注目される言語であり、検証エンジニアには必須知識として位置づけられています。
SystemVerilogを学ぶべき理由
✅半導体業界の共通言語
世界のすべての主要チッププロジェクトにおいて、SystemVerilogは事実上の標準言語として定着しています。
✅設計と検証を同時に掴む武器
大企業は協業効率のため、中小・海外企業はマルチロール人材確保のため、設計+検証融合能力を求めています。
✅検証チームとの円滑な協業
設計者であってもTestbench・CoverageのようなSystemVerilogの概念を知っておく必要があります。
✅AIチップ時代のサバイバルスキル
チップが複雑になるほど検証の比重と重要度はより大きくなっており、SystemVerilogはこの流れの中心にあります。
単純な文法講義ではありません。
SynopsysとDUTで実装された
現場検証チームのワークフローをそのまま収録しました。
学習内容
SystemVerilog Testbench構造
Verification FlowとGoal、テストベンチアーキテクチャ、Stimulus生成、Self-checking構造を習得し、実際の検証環境を設計できる基礎力を身につけます。
SystemVerilog言語の基礎
Data Type、Array、Interface、DPIなどの基本文法を学び、実習を通してSystemVerilogコード作成に自信をつけます。
SystemVerilogクラス
カプセル化、継承、ランダム化、ConstraintなどのOOP概念を適用して、複雑な検証環境も体系的に設計することができます。
並行性とコミュニケーション
Thread、Event/Semaphore/Mailboxを活用して並列動作と通信を制御する実務型技法を習得します。
機能カバレッジ
Covergroup、Coverage Bins、Cross Coverageで仕様適合性を確認し、プロジェクト品質を保証する核心的な能力を確保します。
受講前の注意事項
Digital Logic Designに関する基礎知識
Verilog HDLによるDesignに関する理解（現在はSystemVerilogでDesignしている）
Linux環境でshellコマンドを使用したり、shellスクリプトを作成する方法
system-verilog-dpiのためのC/C++言語に対する理解
しかし、講義を受講しながら上記のことを並行して行っても構いません。
参考資料はありますか？
Accellera Website - https://www.accellera.org/
検証に関するStandard化作業を行う団体として、多くの新しい技術や資料を見ることができます
DVCon Proceedings Archive - https://dvcon-proceedings.org/
Design Verification Conference は世界各地で毎年開催され、検証関連のtutorialやpaperを見ることができます
Doulos Site - https://www.doulos.com/
世界的なTechnical Engineering Trainingを提供するところです。検証関連の資料もたくさん見ることができますし、アカウントを登録しておけば無料セミナーも定期的に継続して開催されています。
EDAPlaygroundを運営しているところでもあります。
WikiDocs UVM TB - https://wikidocs.net/book/8302
SystemVerilog TestbenchとUVM Testbenchをまとめたウィキドックスです。本講義の講師が作成しました。
こんな方に
おすすめです
学習対象は
誰でしょう？
検証エンジニアとしてのスタートを夢見ている方々
Verilog TestbenchからSV TBへのskill upを希望される方々
前提知識、
必要でしょうか？
Linux環境でのcommand処理およびscripting
Verilogを使用したdesign and verification経験
こんにちは
MetaEncoreです。
インフラン認証
198
受講生
27
受講レビュー
36
回答
4.7
講座評価
12
講座
AI（Artificial Intelligence）やIoT（Internet of Things）などの特定用途向けチップ（ASIC、application-specific integrated circuit）に対する市場の需要は高まっており、実際に多くのチップが設計されていますが、実際の生活の変化にまでつながるケースはまれです。
多くのASIC設計には機能上の誤りがあったり、計画していた性能条件を満たせなかったりするためです。優れた半導体を開発し、私たちの生活をより豊かにするためには、大規模化・複雑化した設計に対応できる高度な機能検証および性能検証を提供するサービスが必要です。メタアンクォールは、そのようなサービスを提供することで、人々の役に立つ半導体が増えることを目指す会社です。
共同知識共有者
カリキュラム
全体
47件 ∙ (10時間 3分)
講座資料（こうぎしりょう）:
授業資料
ミッション
講座掲載日:
最終更新日:
受講レビュー
全体
14件
4.8
14件の受講レビュー
rlaalswo8132670受講レビュー 4
∙
平均評価 5.0
修正済み
5
33% 受講後に作成なかなか聞くことのできない内容の講義だと思います。 test coverageのような内容や実際の環境をどのようにセッティングするか、もしツールがなければどうすべきかなど、細かい内容まであって良かったです。 Verilog設計からSystemverilog検証にキャリアを変えるか悩んでいた矢先に上がって、良い講義でした。
- metaencorehr知識共有者
김민재さん、 受講レビューありがとうございます。 多くのお役に立てれば幸いです。
- somisomisomsomi
受講レビュー 3
∙
平均評価 5.0
5
45% 受講後に作成SystemVerilogは初めて学んでみるのですが、すごく大学の講義みたいで良いですね！！ 今まではVerilogだけやっていたのですが、今回SystemVerilogを一度やってみてはどうかという話を聞いて、調べているうちにこの講義を受講することになったのですが、とても良いです！ 他の講義もいくつか聞いてみましたが、ちょっと軽くinterfaceだのclassだのといったことを少しずつ教えてくれるだけなのですが、これは細かく内容を全部扱ってくれるので、後で気になることがあったらここの目次から探してその部分だけもう一度聞いてみても良さそうです。ちょっと塾の講義というより本当に大学の原書の感じ？？全部指摘してくれるし、またその中でも重要なことだけまた指摘してくれるので、後で分からないことを調べるのも、また学んだことをすぐに活用するのも良いと思います ただ概念を羅列するだけでなく、始める時にこういう構造でこういう役割をするということを指摘してくれるので、概念を聞いている最中にも、あ、だいたいこういう内容なんだな、こういう機能をするんだなと推測できて、より聞きやすかったと思います basicと言っていますが、実はbasicじゃないと思うし😆😆😆例題も説明が詳しく載っているので、それでも一人でtestbenchを一つ作成して回してみて、またシミュレーションを回す方法も詳しく説明してくれてとても良かったし、スクリプトもあってとても良かったです！！後でここで他の機能やシーケンス？？BFM？？？こういうのを追加して回してみて、coverageも高めてみればbasicは卒業できそうです😊😊 すぐにデザインを一つ渡されてtestbenchを作成することかと思いましたが、それでもdesignが何なのか説明もあって、またapbが何なのかcompleterが何なのかこういうことも書いてあるので、だいたいあ、これを検証しろということなんだなと分かってとても良かったし、また講義で分からないことが出てきて質問させていただいたのですが、とても詳しく説明してくださって感謝しました！ 私は講義を完全におすすめ！！満足しています😊😊周りにも少し紹介しました！！！！ 電子科特にverilogを勉強された方には、わざわざsystemverilogをやらなくてもverilog勉強用としても良いと思います。実習資料にverilogコードもあります！！
- metaencorehr知識共有者
サルアレルギーバナナさん、 受講レビューありがとうございます。 様々なフィードバックもいつでも歓迎しています。
- ahrckdwn6226
受講レビュー 1
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平均評価 5.0
5
93% 受講後に作成理論と実習がバランス良く進行されるため、大きく退屈することなく聞くことができました。 個人的にもう少し努力すれば良い程度にカリキュラムが整理されていて詳細なので、完全初心者でもアプローチしやすく、再び知識を身につける人にも満足のいく講義になると思います。 簡単にSystemVerilogを見ながら検証について関心が生まれましたが、 最近ホットな職群で職務である分、関心のある方々であれば必ず聞けば今後の就職市場でも本当に多くの助けになると思います。
- metaencorehr知識共有者
martin様、 受講レビューありがとうございます。 お仕事に大いにお役に立てれば幸いです。
- frioct
受講レビュー 1
∙
平均評価 5.0
- ysw9411217848
受講レビュー 1
∙
平均評価 5.0
5
31% 受講後に作成SystemVerilogを詳細に学ぶことができて本当に良かったです。簡単で詳しい講義を探していたのですが見つからず、この講義に出会いました。目次で大体の内容を把握でき、序盤にどのような話をするのか主題について説明してくださったので理解するのに役立ちました。 また該当コードを実行できる環境を紹介してくださったので、作成したtestbenchを実行することができました。これにより結果物を知ることができてより実感できました。 さらにDUTについてDesignに関する説明も詳しくあったので、検証業務がどのようなことを検証するものなのか把握できました。 まだ講義を少し聞いただけですが、現在まで本当に満足しています。
- metaencorehr知識共有者
ysw941121さん、 受講レビューありがとうございます。 お仕事のお役に立てれば幸いです。
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