Basic SystemVerilog Testbench（回路設計検証）
SystemVerilog（システムベリログ）の基本文法とSystemVerilogのクラス（Class）を使用したテストベンチ（Testbench）設計技法を習得することができます。 また現場で使用されるEDA ToolであるSynopsys社のVCSを活用してハードウェア回路設計検証の全体基礎サイクルを経験し学ぶことができます。 関連検索語 システムベリログ、システムベリログ、SystemVerilog、ベリログ、ベリログ、Verilog、SOC、回路設計、回路検証、検証、Verification、チップ設計、チップ検証、Samsung電子、SK Hynix、新入教育、社内教育、Synopsys、VCS、半導体、就職、経歴、ファブレス
受講生 70名
難易度 初級
受講期間 無制限
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queue assignment pattern 문의 건
안녕하세요.queue 예제 관련 문의드립니다.int q[$] = {0,1,3,6};int b[$] = {4,5};다음과 같이 초기값 선언 시
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18日前
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Mission 5 문의 건
안녕하세요.Mission 5를 수행하면서 인프런_SVTB_Mission_5.PDF를 참고하여 코드를 작성하던 중,
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20日前
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강의 ppt 자료 요청건
강의시간때 설명하시는 ppt 자료를 받아볼수 있을까요?
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1ヶ月前
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미션tree
<img src="https://cdn.inflearn.com/public/files/posts/b859b9c1-0251-406b-a3aa-fd46ae78e9a4/98af5d10-1348-4a28-a802-331b338b109f.png" media-type="img"
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1ヶ月前
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강의7 질문
<img src="https://cdn.inflearn.com/public/files/posts/345f8d18-4603-49f5-af24-a61cb94131ee/923b9e67-9fd5-4f81-927d-cae5ff8f1449.png" media-type="img"
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1ヶ月前
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mission1 질문
mission1 는 몇번 강의까지 듣고 할수 있는건가요? EDA 를 하다가 갑자기 APB 가 나와서 당황스럽습니다.미션1을 veri
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1ヶ月前
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Verilog Testbench DB 원본
DB 를 다운받아서 보라고 하셨는데 DB 는 어디에 있나요?
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1ヶ月前
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Inline constraints 관련 질문
안녕하세요, 좋은 강의 잘 수강하고 있습니다.inline constraints 설명에 있는 예제 코드에서,obj_a.randomize() with {x > 3 && x <
verilog-hdlsystem-verilogverificationsystem-verilog-dpiwwa99819313
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2ヶ月前
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SystemVerilog Interface - 1에서 modport 관련 질문
안녕하세요, 좋은 강의 제공해주셔서 감사합니다.modport의 예시 코드에서 궁금한 점이 있어서 질문 남깁니다.modport를 program에서 사용하는 예시 코드에서rtr_io.reset_
verilog-hdlsystem-verilogverificationsystem-verilog-dpiwwa99819313
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2ヶ月前
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FIFO read sequence waveform 관련 문의
안녕하세요, 공유해주신 FIFO verilog tb 관련하여 문의 드립니다.<img src="https://cdn.inflearn.com/public/files/posts/86273a6d-fd03-4be3
verilog-hdlsystem-verilogverificationsystem-verilog-dpiwwa99819313
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2ヶ月前
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- 解決
EDAPlayground에서 코드 찾기
<img src="https://cdn.inflearn.com/public/files/posts/6eb4b361-fc6a-4096-bde3-71d65f58dbf7/b25ab2bc-cc5c-4dd6-a4af-3b80bf28f4fb.png" media-type="img"
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4ヶ月前
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섹션 3. 20 DPI 이해하기 에서 DPI-C : Compile and Debug 부분 질문 입니다.
DPI-C 디버깅 관련 질문 강의 Section 3.20 (DPI 이해하기)에서 <p style="text-a
verilog-hdlsystem-verilogverificationsystem-verilog-dpionsaemiro1
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5ヶ月前
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미션 3 로그 결과 문의
<img src="https://cdn.inflearn.com/public/files/posts/a459b470-95ec-4347-a750-ba852090169c/4cc47d22-3bed-4a2a-adf7-4f6e15f7243f.png" medi
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6ヶ月前
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- 解決
영상이 이상합니다.
영상에서 자꾸 operate라고 소리가 나네요..
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7ヶ月前
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- 解決
sv에서 class에 대한 질문입니다.
<img src="https://cdn.inflearn.com/public/files/posts/5db335f2-ca10-461b-87db-1f0b5d53bc1c/334a7fd2-d4d4-45ad-a32c-d08e93ff57fc.png" media-type="img"
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7ヶ月前
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- 解決
'fork-join_none'으로 시작된 백그라운드 스레드의 종료는 어떻게 관리되나요?
Q. 'fork-join_none'으로 시작된 백그라운드 스레드의 종료는 어떻게 관리되나요?부모 스레드가 자식의 완료
verilog-hdlsystem-verilogverificationsystem-verilog-dpifrioct
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7ヶ月前
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- 解決
SystemVerilog 내 program 이 top module 의 역할을 하는건가요?
섹션 2 SystemVerilog Testbench 구조 살펴보기 중 program 개념 설명에 질문이 있어 질문 드립니다그림에서는 DUT interface progra
verilog-hdlsystem-verilogverificationsystem-verilog-dpisomisomisomsomi
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7ヶ月前
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강의문의
강의 정말 잘 수강중에 있습니다~ <span style="c
verilog-hdlsystem-verilogverificationsystem-verilog-dpihgnaver2009
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7ヶ月前
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