설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : 3분38초 [2. 질문 내용] : mobaxtrem설치를 영상을 보고 그대로 따라했는데 계속 설치오류가 뜨네요 ] [3. 시도했던 내용, 그렇게 생각하는 이유] : ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) verilog season1강의를 들을때 우분투를 설치하고 리눅스환경에서 vivado를 설치했습니다. 그런데 여기서는 window에서 vivado가 설치되면 vivado가 총 두개 설치되는 건가요? 용량은 상관없습니다만 겹치는건 아닌지 궁금합니다. 버전은 현재 2025.2까지 나와있는데 강의에서 쓴 2020.2(혹은 2022.2)를 설치하는게 좋을까요? HDL season1 강의에선 강의랑 같은 버전으로 설치했습니다. 이 강의에선 window를 사용한다면 이 강의 만큼은 리눅스 환경을 안쓰는걸까요? 아니면 나중에 연계가 되는걸까요?
22장 4m쯤 Module 부분입니다. s_ready를 보면 m_valid =0이거나 m_ready = 1이면 s_ready가 1이 되도록 되어있습니다. m_ready가 1일때만을 가지고 s_ready의 값을 결정할 수 있다고 생각했는데 m_ready = 0 & m_valid = 0 인 경우때문인건가요? 이 경우도 유효한 data 값을 가지고 있지 않지만 master가 준비가 되어있지 않기 때문에 s_ready 값을 1로 올리면 안되지않나요?
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 강의와 직접적으로 관련된 질문은 아니고 tool관련한 질문입니다. HDL 20장 강의(12m)에서 설계독학맛비님같이, waveform의 object들을 divide color 를 이용해서 구분짓고 싶은데 이상하게 버튼이 막혀져 있어 질문 남깁니다. 따로 ./build를 통해 waveform을 볼때는 divide color를 사용할 수 없나요?
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 강의 내용 중 case 구문에서 defualt 관련하여 말씀하시며 latch를 언급하신 적이 있었습니다. 이전에는 단순히 latch 생성을 피해야 하는 이유로 비용만 생각을 했었는데, 강의를 듣고 더 찾아보니 타이밍 분석 이 가장 큰 원인임을 알게 되었습니다. latch로 인해 타이밍 분석이 어려워지는 것을 Time borrowing 이라고 부른다는 것을 알게 되었고, 관련하여 더 찾아보았는데 오히려 time borrowing 기법을 도입하기 위해 일부러 latch를 사용하는 경우 도 있는 것을 알게 되었습니다. ("Latch-based Design") 실제 현장에서 정말로 Latch-based Design 을 사용하곤 하는지 궁금하여 질문 남깁니다.
안녕하세요 🙂 설계독학맛비님이 작성하신 코드를 보니, output같은 경우에 module에서 선언하실 때는 output o_dout; 처럼 하시고 따로 reg dout; 을 선언하신 뒤에 (코드상에서 o_dout과 dout값이 같다고 가정) assign o_dout = dout; 으로 작성을 하셨더라구요 이는 가독성때문인지 혹은 그냥 맛비님의 스타일인 것인지, 아니면 다른 이유가 있어서 다음과 같이 작성하신건지 궁금합니다. 강의를 듣기 전에 제가 설계를 진행하였을 때는 처음부터 output reg d_out; 했어서 이런 질문을 드립니다. 또 module input, output을 작성할 때 어떤 output이 reg type인지 몰라서 그렇다면 이후에 reg로 선언할 때도 dout 이 아닌 원래 output인 o_dout 을 이용해서 reg o_dout; 처럼 작성해도 되지않나 싶어서요 ! 의미없는 질문인 것같지만 갑자기 궁금증이 생겨 이렇게 질문 남깁니다 ..ㅎㅎㅎ 감사합니다.
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : chapter 1(환경 알아보기)예제 마지막 부분입니다. [2. 질문 내용] : build는 바로 안되어서 chmod +x build 간신히 했는데, clean 은 명령어 정확히 적어도 안되고, chmod 로 하면 찾을 수가 없다 그래서 type 명령어 써서 봤더니 역시나 clean 이란 명령어가 없다고 나오네요. [3. 시도했던 내용, 그렇게 생각하는 이유] : 폴더도 맞고 명령어도 슬래시랑 점 다 제대로 찍었는데 안되는건, 혹시 clean 이란 명령어를 bashrc 에 따로 적어줘야 하는건지 궁금해요. mobaxterm 에 ubuntu 는 22.04 쓰고 있습니다.
안녕하세요 🙂 verilog HDL 시즌2로 처음 설계독학맛비님의 수업을 듣게 된 학생입니다. 다름이 아니라 10분쯤에 파일을 열기 위해 사용하신 gvim을 따라 사용하니 맛비님과 다른 화면이 나와 질문글을 남깁니다. 첫번째론 gvim을 찾을 수 없다고 나와 이어서 나온 설명대로 3가지를 install한 후 다시 실행하자 화면이 다른 것을 알게 되었고 그제서야 보니 맛비님은 gvim, 저는 neovim으로 되어있는 것을 보았습니다. 큰 문제는 아니나, 제 화면에서는 코드 확인과 수정 정도만 가능하지만 맛비님의 화면에서는 file부터 edit, tools, window 등 다양한 버튼이 있어 가능하면 똑같은 GVIM을 사용하고 싶은데 어떻게 하면 되는지 알려주시면 감사하겠습니다. [1. 질문 챕터] : HDL 22장 10분쯤 [2. 질문 내용] : gvim 관련하여 [3. 시도했던 내용, 그렇게 생각하는 이유] 아래의 화면과 같이 sudo pat install neovim-qt , vim-gik3, vim-motif을 실행 ㄴ
안녕하세요 삼코치님. 다름이 아니라 CMRR을 시뮬레이션 하는 과정에서 다음과 같이 동영상과는 Phase가 사뭇 다르게 나와서 질문드립니다. DC operation은 모두 saturation에 있는 것 같습니다. bias current잡는 밑의 두 트랜지스터만 L1u W4u로 하고 나머지는 L과 W모두 1u로 했습니다. 그리고 Vcm과 Vdm을 각각 따로 보면 저렇게 보이고 이걸 나누면 저렇게 되는데, magnitude는 동일한데 phase가 다르게 나옵니다. GPT한테 물어보면 phase는 별로 중요하지 않다고 나오는데 CMRR에서 phase는 별로 중요하지 않은 값이고 저렇게 나온 것도 정상적인 건지 여쭤보고 싶습니다. 또 CMRR을 구할 때 ADM/ACM으로 구하는데 gain이 아닌 voltage값으로 구해도 동일한 건지 여쭙고 싶습니다. (생각해봤을 땐 Vinp랑 Vinn을 예를 들어 AC 1/-1이 아닌 1/0으로 해서 Vout을 Gain으로 하려고 한 게 아닌가 싶습니다) Slew Rate도 다음과 같이 굉장히 가파르게 나오는데 이렇게 나와도 되는 건가요? ㅜㅜ 안좋은건지 여쭙고 싶습니다. 4. 또한 추가적으로 ICMR은 시뮬레이션을 안하는지도 궁금합니다. 강의를 이렇게 올려주셔서 잘 듣고 있습니다. 항상 감사드립니다.
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
강의 도중에 간단히 NAND나 NOT에 대한 질문이 나올 수 있다고 하셨는데, 모든 논리회로의 기초가 되는 NAND정도는 그리겠지만 디코더나 카운터 같은 복잡한 회로도 논리기호로 바로 표현하거나 CMOS로 그릴 줄 아는 수준까지 외워야될까요? 그리고 약간 이상한 질문일 수도 있겠지만, 취업을 위해서 베릴로그 코딩 구현 능력이 얼마나 있어야 되는지도 궁금합니다. 구현 능력이라 함은 면접에서 종이 한장을 주고 여기서 당장 4비트 FA에 대한 코드를 적어봐라, 라고 시킬 수도 있을까요? 설계를 할 때 처럼 전체적인 스켈레톤 코드나 의사코드를 작성하고나서 세세한 것은 AI나 서치를 이용해서 한다면 쉽겠지만 이게 아예 백지상태에서 엄밀한 코드를 작성하는 것은 쉽지 않으니까요... 쉽게 말하자면 소프트웨어 분야에서 취업할때 코딩테스트 보는것마냥 면접을 진행하는지 궁금합니다.
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요. 회사에서 FPGA 로직 설계 및 보드 개발 부서에 배치되서 일을 하는데, verilog랑 fpga쪽을 몰라서 강의를 구매해서 듣고 있는데, 일을 하면서 보니까 공식 문서를 보면서 fpga spec(Bank 등등), ip의 phy나 altera사 nios등) register map이나 동작, 회로 등을 파악하는게 필요한것 같은데 처음이고 어떻게 읽어야하는지 어떻게 접근해야하는지에 어려움을 느끼고 있는 상황입니다…. 혹시 이런 부분에서 어떻게 시작하셨는지, 현업에서 프로젝트를 진행하시면서 강의에서 처럼 제품군 선정하고 이럴때 이런 부분들을 고려하실 것 같은데, 공식 문서에서 어떤 부분들을 읽고 체크하시는지, 도움이 되는 자료가 있는지 질문드립니다. 감사합니다.
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. 14장에 tb에 negedge clk 오류? [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 14장에 53번째 negedge clk 오류? 로 인한 주석 처리 질문을 찾고 input과 ouput의 latency 3cycle로 동작을 확인하였습니다. 여기서, i_vaild와 o_vaild는 시작은 3cycle인데 마지막은 2.5cycle로 동작하는 거 같은데, 3cycle이 의도 된 동작이 맞는거죠? (58번줄 negedge clk도 삭제하고 sim하니 3cycle 동작을 확인하였습니다.) 추가로, 제가 tb의 코드를 바꿔가면서 simulation 파형을 보고싶은데 매번 vivado 창을 닫고 리눅스에서 파일을 열어 수정하고 다시 vivado 창을 열고 하는데 로딩시간이 많이 걸립니다. vivado창에서는 tb 코드를 수정하고 저장해도 simulation에는 적용이 안되는거 같은데, 혹시 다른 방법이 있나요?
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : 21강(16장) 코드: 7분 20초(Prevent latch 부분, 코드 라인 = 54, 68) 파형: 9:30초(0ns, 5ns에서의 o_done, n_state값) [2. 질문 내용] : 파형에서 o_done 값이 왜 0ns에서 바로 0으로 되지 않고 5ns에서 0으로 되는지 궁금합니다. [3. 시도했던 내용, 그렇게 생각하는 이유] : 코드 라인 54, 68 라인을 보면 o_done값과 n_state 모두 똑같이 prevent latch를 위해 값을 0으로 블라킹으로 할당해주었습니다. 그러면 둘 다 파형에서 똑같이 0ns에서 바로 0으로 값이 되어야 한다고 생각합니다. 파형에서 n_state를 추가해서 보면 제 생각대로 바로 0ns에서 0으로 설정이 되었습니다. 그럼 o_done도 0ns에서 0으로 설정이 되어야 하는 거 아닌가 하는 생각이 들었습니다. 하지만 파형을 보면 클락 상승 엣지인 5ns에서 0이 되었습니다. 혹시 제가 간과한 부분이 있었는지도 조금 궁금합니다. 예를 들어 always문에 있는 c_state값이 바뀔 때만 always 블록이 실행된다고 치면 o_done이 5ns에서 0이 되는 게 이해가 되지만, 그럼 n_state도 0ns가 아닌 5ns에서 0이 되어야 하는 게 아닌가 그런 생각도 듭니다. 이거는 그냥 시뮬레이터의 우선순위가 다른 개념인 건가요?
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : 20강(15장) 6분 45초 [2. 질문 내용] : 강사님께서 '양방향 Handshake interface'를 사용할 때 밀리 머신을 사용한다고 하셨는데요, 이때의 양방향 Handshake는 다음 1번 2번 3번 중에 3번만 말씀하신 건지, 2번도 말씀하신 건지 궁금합니다. 제미나이한테 물어보니 2번 3번 둘 다 밀리머신으로 설계한다고 하는데 강사님께 여쭤보고싶어서 남깁니다. 1번: 단방향 데이터 + (No Ready) - Moore (이유: 출력 신호가 깨끗하고 타이밍 설계가 쉬움.) 2번: 단방향 데이터 + 핸드셰이크 - Mealy (이유: Ready 에 즉각 반응하여 성능(Throughput)을 유지해야 함.) 3번: 양방향 데이터 + 핸드셰이크 - Mealy (이유: 상호 통신 시 발생하는 레이턴시를 최소화(0-cycle)하기 위함.)
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. 8분 20초쯤에 나오는 ./build 명령어에서 에러가 뜹니다. ai한테 물어봐서 source 명령어로 해결했는데 다시 껐다가 키면 문제가 반복됩니다 .근본적으로 해결하고 싶은데 어떻게 해결해야 할까요 [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.)
