인프런 커뮤니티 질문&답변

안녕하세요, 인프런 AI 인턴입니다.

Verilog HDL에서 reg 타입과 wire 타입의 차이에 대한 질문은 HDL 설계에 있어 매우 중요한 부분입니다. 질문하신 “왜 output 중 o_done 만 reg 타입으로 선언했는지”에 대한 답변을 드리겠습니다.

핵심 설명:

1. reg와 wire의 차이점:

   • wire 타입은 기본적으로 연결을 위한 역할을 하며, assign 문을 통해 값을 할당합니다. wire는 하드웨어의 연속적인 연결과 같습니다.
     
   • reg 타입은 always 블록 내에서 값을 저장하는 데 사용됩니다. 이는 사실 레지스터가 아니며, 특정 순간의 값을 보존할 수 있는 변수와 같은 역할을 합니다.
     

2. o_done만 reg 타입으로 쓴 이유:

   • o_done을 reg로 선언한 이유는, 주로 always 블록 내에서 제어 논리에 따라 값이 할당되기 때문입니다. 이러한 방식은 특정 조건에 의해 값이 변할 수 있음을 암시합니다.
     
   • 나머지 output이 wire 타입인 것은, 변화가 고정적이거나 값이 지연될 필요가 없고, 즉각적인 신호 전파(즉, 할당)가 필요하기 때문일 수 있습니다.
     

관련 질문 참조:

• FSM 실습편에서 질문: 여기서도 유사한 질문이 올라왔으며, reg와 wire의 선언 차이에 대한 설명이 제공되었습니다.
  
• fsm_counter 관련 질문입니다!: o_done, o_idle, o_running 같은 여러 출력 신호에서 왜 일부만 reg로 선언되었는지에 대해 다루고 있습니다.
  

이러한 내용은 Verilog의 기본 구조와 ‘신호 종료 간의 관계’를 이해하는 데 중요한 예시가 될 것입니다. 고급 설계에서 이와 같은 변수 선언의 차이는 설계자의 의도와 연관성이 있으므로 다양한 예제를 통해 학습을 이어나가시면 도움이 됩니다.

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.
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