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해결됨
Basic SystemVerilog Testbench ( 회로설계 검증 )
강의중 이런 디렉토리는 어느것을 다운받아야 되는건가요? 어떻게 하면 저런 디렉토리가 생기나요? 강의9에서 다운받은 pr_example_n_mission_4fe1dc57.tgz 는 무슨파일이고 어떻프로그램에서 열어야 할까요? .tgz 확장자가 뭐가요? 질문이 많아 죄송합니다.
해결됨
Basic SystemVerilog Testbench ( 회로설계 검증 )
잘 작성한거 같은데 왜 ./run.sh: 허가 거부.....발생하는건가요?
미해결
AI 기반 아날로그/디지털 회로설계 자동화 실무 - 현업 LDO/AXI-Lite IP 설계와 검증
AI 실무활용가이드 PDF 파일들의 p/w 는 어디서 참고하면 될까요?
해결됨
Basic SystemVerilog Testbench ( 회로설계 검증 )
mission1 는 몇번 강의까지 듣고 할수 있는건가요? EDA 를 하다가 갑자기 APB 가 나와서 당황스럽습니다. 미션1을 verilog style 로 작성하라는게 EDA 에서 작성하라는건가요? 대체적으로 강의가 자세하지 않아 이해하기 어렵습니다. SystemVerilog_TB_EDAPlayground_사용방법 처럼 절차적으로 설명이 되면 잘 따라갈수 있을것 같습니다.
해결됨
Basic SystemVerilog Testbench ( 회로설계 검증 )
DB 를 다운받아서 보라고 하셨는데 DB 는 어디에 있나요?
해결됨
AI 기반 아날로그/디지털 회로설계 자동화 실무 - 현업 LDO/AXI-Lite IP 설계와 검증
학습 진행도중 제공된 sv파일들과 sdc를 사용해서 report를 보았는데 강의와 다르게 negative slack이 발생하질 않습니다 slack을 해결하는 것까지 시도해보고싶은데 어떻게 하면 될까요?
미해결
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 설계독학맛비님. 강의 너무 잘 수강하고 있습니다. 다름이 아니라 제가 어제 하루동안 1. 설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복) 2. 설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약) 3. 설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지) 이 세가지 강의를 모두 구매한 상태입니다. 당시 1번 강의 즉 Season2 강의에서 Season1 강의를 수강해야 수월하다는 이야기를 듣고 2번인 마스터 버전을 구매하였습니다. 하지만 강의에서 말한 Season 1은 2번 강의가 아닌 3번 강의로 2번 강의를 수강중 알게 되었습니다. 현재 2번 강의 수강률이 8.7%이며 첫번째 강의 자료를 다운받아 환불할 수 없는 상태이지만, 혹시나마 환불이 가능할까 여쭈고 싶습니다. 감사합니다.
해결됨
AI 기반 아날로그/디지털 회로설계 자동화 실무 - 현업 LDO/AXI-Lite IP 설계와 검증
symbol,footprint library에서 mixed signal로 지정한 파일은 어디서 다운받을수있나요?
해결됨
Basic SystemVerilog Testbench ( 회로설계 검증 )
안녕하세요, 좋은 강의 잘 수강하고 있습니다. inline constraints 설명에 있는 예제 코드에서, obj_a.randomize() with {x > 3 && x < 10} 관련하여 몇 가지 질문이 있습니다. (1) 위와 같이 적용되는 randomize는 class demo 자체가 아닌, obj_a에 할당된 object memory에만 적용되는 것으로 이해했는데, 이해한 내용이 맞는지 궁금합니다. (2) class에 정의된 x > 0; x <= 5;의 constraint와, inline constraint x>3 && x<10;이 같이 적용되는 경우, 최종적으로 x>3 && x<=5로 solve 되는 것이 맞는지 궁금합니다. (3) 마지막으로 local::y에 대해 언급하신 건, constraint 조건을 걸 때, class의 y와 program block에 있는 y의 충돌을 피하기 위한 것인지 궁금합니다. 질문 읽어주셔서 감사합니다.
미해결
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 ETA님 바쁘신데 고생 많으십니다. 복습을 하던 도중 궁금한 점이 생겨 질문 남기게 되었습니다. //6.byte enable always @(posedge clk or posedge areset) begin if(areset) out_5 <= 16'h0; else begin if(sel[0]) out_5[7:0] <= in[7:0]; if(sel[1]) out_5[15:8] <= in[7:0]; end end 위의 코드를 아래와 같이 변경했을 때, sel = 2'b3인 경우 out_5[7:0]에는 어떤 값이 할당되는지 궁금합니다.. non blocking event region 과 관련될 것 같은데, System Verilog LRM을 참조해봐도 이해가 가지 않아 질문 남깁니다. Non-Blocking assignment 관련하여, 어떤 값이 우선순위를 가지고 할당 되는지 질문 드리고 싶습니다., //6.byte enable always @(posedge clk or posedge areset) begin if(areset) out_5 <= 16'h0; else begin if(sel[0]) out_5[7:0] <= 8'bff; if(sel[1]) out_5[7:0] <= 8'b11; end end 좋은 하루 되십시오 ! [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
해결됨
Basic SystemVerilog Testbench ( 회로설계 검증 )
안녕하세요, 좋은 강의 제공해주셔서 감사합니다. modport의 예시 코드에서 궁금한 점이 있어서 질문 남깁니다. modport를 program에서 사용하는 예시 코드에서 rtr_io.reset_n = 1'b0; 과 rtr_io.cb.reset_n <= 1'b1;인 코드가 있는데요, 이 말은 interface에서 async한 reset_n과 sync한 reset_n으로 2개의 reset_n 신호가 있다고 봐도 괜찮을까요? 2개의 신호로 존재한다면, async한 reset_n이 assert되면 이후의 posedge에 맞춰 sync된 reset_n이 자동으로 assert되는 것이 맞는지 궁금합니다. 추가적으로, 만약에 clocking block의 sync한 reset_n을 asser하는 경우, async한 reset_n의 값이 변화되는지 궁금합니다. 질문 읽어주셔서 감사합니다.
미해결
FPGA에 UART 구현하기
7강에서 실습하려면 FPGA 보드가 필요한지 궁금합니다. 아님 맨처음에 설정에서 보드 설정이 있는데 그걸로도 가능한지 궁금합니다.
해결됨
Basic SystemVerilog Testbench ( 회로설계 검증 )
안녕하세요, 공유해주신 FIFO verilog tb 관련하여 문의 드립니다. read transaction (task fifo_rd) 에서 temp_data = dout; 동작과 dout_read = 0;의 동작이 같은 시간대에서 진행되고 있습니다. 코드 상에서는 temp_data = dout; 이후에 #(input_delay) 만큼 시간이 지난 후에 dout_read = 0;이 되는 것으로 이해했는데, 이런 경우는 compile 과정에서 문제가 있는 것인지 궁금합니다.
미해결
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 🙂 [1. 질문 챕터] : 21강(L1-P04) 13분 14초 [2. 질문 내용] : else begin 다음에 if를 2번 사용해도 되는 것인가요? [3. 시도했던 내용, 그렇게 생각하는 이유] : 첫번째 if 다음에 2번째부터는 else if를 사용해야 한다고 생각했습니다. 상관 없는 것인가요? ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
미해결
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) vivado설치 과정에서 개인정보 적는 칸에 학생에 관련된 내용을 적고 했는데 2일동안 계속 안되는 것 같아서 다운로드를 못 받고있는 상태입니다 혹시 가능하시다면 25.1버전의 설치 파일 공유 가능할까요...? kimjw033160@gmail.com 입니다 죄송합니다...
미해결
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 ETA님 바쁘신데 고생 많으십니다. L1-P21 Edge detector 문제를 실제 테스트 처럼 푸는 과정에서, xor 개념을 생각 하지 못하여 아래 코드처럼 카운터로 구현하여 edge를 detect하여 debouncing 현상도 문제 없이 처리 가능합니다. 모법 답안이 올바른 설계 방향이라는 것을 알고 있지만, 해당 방법에 대해서는 어떻게 생각하시는지 궁금합니다. `timescale 1ns / 1ps module rising_edge_detector ( input wire clk, input wire signal, output reg edge_detected ); //TODO reg [2:0] count; always @(posedge clk) begin if(signal) begin count <= count + 1'b1; end else begin count <= 3'd0; end end wire detect; assign detect = (count == 3'd1) ? 1'b1 : 1'b0; always @(*) begin if(detect) begin edge_detected = 1'b1; end else begin edge_detected = 1'b0; end end // @ETA //reg signal_prev; // //always @(posedge clk) begin // signal_prev <= signal; // edge_detected <= signal && !signal_prev; //end endmodule 감사합니다. 안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
미해결
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
제가 현재 대학생인데 방학을 하여서 이 수업을 듣게 되었습니다. 제가 학교를 다니는 동안에 리눅스 수업과 베릴로그 수업을 전공으로 들었는데 학교에서 mobaxterm앱을 설치를 하여서 사용하였고 또 ModelSim앱을 설치하여서 사용하였습니다. 학교에서 mobaxterm앱을 사용할 때 학교 서버계정을 주셨는데 이제 닫혀서 사용하지 못하는 상황이고 또한 Visual Studio Code를 사용하고 있습니다. 이것들을 전부 노트북으로 하고 있는데 그냥 학교에서 하던 것을 그냥 사용하면 되는건가요? 아니면 영상에서 알려주신 것을 설치하여서 따로 사용해야 되는지 궁금해서 이렇게 여쭤보게 되었습니다. 제가 데스크탑에 설치를 하려고 합니다.
해결됨
AI 기반 아날로그/디지털 회로설계 자동화 실무 - 현업 LDO/AXI-Lite IP 설계와 검증
[자동화 실습 2-2] Monte Carlo PDK 모델링 및 몬테카를로 시뮬레이션 50회 진행하기 자료에서 tsmc018_MC.lib 파일이 있어야 될거 같은데 tsmc018_CN.lib 코너 파일이 있는거 같습니다. 자료 확인 부탁드립니다.
미해결
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 ETA님 추운 날씨 고생 많으십니다. clog2 function과 관련하여, 질문 사항이 있습니다. 문제 풀 당시 모범 답안과 다르게, function 안에서 DEPTH에 따라 나누어 출력(clog2) 값을 뽑아 내도록 설계 했습니다. function integer clog2(input DEPTH); begin if(DEPTH == 1) begin clog2 = 0; end else if(DEPTH >= 2 && DEPTH < 4) begin clog2 = 1; end end endfunction 위와 같이 설계한 결과, 아래 사진과 같이 write하지 않은 address에 대해 read할 경우 address = 5번지에 쓴 값이 읽히게 됩니다. 이에 대해 가이드 주시면 감사하겠습니다. (모범 답안이 올바른 설계 방법인 것을 알지만, 현재 저의 설계의 잘못점을 찾고 싶습니다.) 안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
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설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
L0 - P11번 문제의 FSM설계에 대한 의문점이 있습니다. (강의 10분 20초) 맛비님이나 강의처럼 항상 reg로 현재의 state와 다음 state인 n_state를 선언하시고, 이후에 매 clk마다 state <= n_state; 이런식으로 state를 두 번 정의하시는데 이러는 방식에 이유가 있을까요? 제가 다음과 같이 풀어서 문제를 맞추었는데 이러면 안되는 이유가 있다면 그것도 궁금합니다.
