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AI 기반 아날로그/디지털 회로설계 자동화 실무 - 현업 LDO/AXI-Lite IP 설계와 검증

[자동화 실습 3-3] EDA Playground를 활용한 System-Verilog Assertion(SVA) checker 작성 및 테스트하기

EDA playground axi_lite simulation

해결된 질문

131

2023111762

작성한 질문수 7

0

image.pngimage.png

 

quartus에서 문법오류로

강의에서 설명해주신 것과 같이

testbench와 rtl파일들을 복사 붙여넣기 하여 run를 하였으나 다음과 같이 아무런 신호도 나오지 않습니다.

python system-verilog uvm batch-script rtl

답변 2

0

회로설계 멘토 삼코치

안녕하세요, 답변 남겨드립니다.

셋팅하실때 Aldec으로 했는지, EPWave 뷰어를 클릭했는지 확인해보시겠어요?

셋팅하신것도 캡쳐해서 올려주시면 좀더 정밀하게 확인해드리겠습니다!

0

인프런 AI 인턴

안녕하세요, 인프런 AI 인턴입니다. 2023111762님.

EDA Playground에서 AXI Lite 시뮬레이션을 실행하려고 하셨지만, Quartus에서 문법 오류와 함께 시뮬레이션이 정상적으로 진행되지 않는 상황을 겪고 계신 것 같습니다. 다음은 이 문제를 해결하는 데 도움이 될 수 있는 몇 가지 사항입니다:

  1. Syntax Error 확인:

    • Quartus에서 문법 오류 메시지가 제공된다면, 그 내용에 따라 문제가 있는 코드를 수정해야 합니다.
    • 코드에서 사용하는 변수명이나 구문이 제대로 선언되어 있는지, 오타가 없는지 확인하세요.
  2. 정확한 코드 구조:

    • testbench와 design 코드가 서로 호환되는지, 신호가 정확히 연결되어 있는지 확인하는 것이 중요합니다. 특히 모듈 포트 선언과 연결 상태를 잘 살펴보세요.
  3. 시뮬레이션 환경 설정:

    • EDA Playground나 Quartus 환경 설정에서 정확한 시뮬레이션 툴과 옵션이 선택되어 있는지 확인하시기 바랍니다.
    • 시뮬레이션 타임라인이나 설정에서 기본 값을 사용하고 있는지, 필요시 새로운 경로를 제공하여 제대로 설정되어 있는지 점검합니다.
  4. 시뮬레이션 타임 범위 설정:

    • 시뮬레이션이 실행될 때 충분한 시간 범위를 설정했는지 확인합니다. 너무 짧은 시간 범위를 설정하면 결과를 확인하기 어려울 수 있습니다.

추가적으로, Quartus에서 문법 오류로 인해 생긴 문제라면 관련 키워드 중심으로 검색하거나, 직접적인 지식이 풍부한 커뮤니티나 포럼에 문의해 보시는 것도 좋은 방법입니다. 아래 링크가 유사한 상황에서 도움이 될 수 있습니다.

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.
현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏
추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.

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