안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.=================hello_world 수업을 듣고 있는데 선생님처럼 옆에 몇번 줄인지 전 안나와서.. 코딩할 때 몇번 줄인지 확인하는게 편하더라구요 어떻게 설정해야하나요?

21분쯤 내용을 보면, Write 동작시에도 Write 이후 Pre Charge Stage를 거치는 것을 볼 수 있습니다. 만약 제가 8Bit에 해당하는 하나의 Word 라인을 선택하여,'1001 0001' 이라고 Write를 했을때,1로 선택된 Column은 Write Driver가 값을 밀어 넣어 Cap에 1로 Write가 되었을 것이고,0으로 선택된 Column은 WBL을 통해 방전이 됬을 것입니다. 이러고 ACT를 Low로 내려서 Write 상태를 빠져나가게 되면 제 생각엔, Precharge를 할 필요가 없을 거 같은데 왜 Write 시에도 Precharge를 해주는지 궁금합니다! Read Operation 시에는 RBL과의 Charge Sharing으로 인해서 어느정도 Cap에 저장되어 있던 전하가 소실되기 때문에 읽기 작업이 끝났으면 다시 소실된 전하를 채우기 위해 Refresh하는것은 이해한 상태입니다!

안녕하세요.오랜만에 인사드립니다. UART 구현에 대해 공부를 하고 있는데 대표님께서 구현하신거는 FIFO Generator IP를 적용하여 하셨는데 제가 조사한바로는 Uartlite 또는 Uart16550 IP가 있는데 FIFO로 구현하신 이유가 따로 있으신건지. 아니면 차이를 간단히 설명이 가능하실까요?

tpsram 내부를 보면 오른쪽 처럼 되어있는데, always 구문을 구분해서 사용하는 이유가 있을까요? 왼쪽 구문처럼 하나의 always 문으로 구성해도 동일한 tpsram인지 궁금합니다 !

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) fsm_counter_test 파일에서 처음에 input과 output을 선언하실 때 왜 output 중 o_done만 reg type이고, 나머지 output에 대해서는 reg로 선언하지 않으신 건지에 대한 이유가 궁금합니다. 감사합니다.

강의 2분 즈음에 4개의 input을 가지는 NAND gate를 설계하는 코드를 두 가지 제시해주셨습니다. 아래쪽에 있는 assign 활용 코드는 잘 이해했는데, 위쪽의 always 구문을 활용하는 부분을 이해하지 못했습니다. always @ ( ) 구문은 괄호 안의 값이 변해야 동작하는 것으로 이해했는데, 4bit 데이터의 input인 a 의 값이 어떻게 달라지는 건가요? testbench 코드에서 이 부분을 활용할 수 있는 걸까요? assign이 아닌 always 구문을 활용하는 이유가 궁금합니다.

RTL이 Veliog인거같은데 vhdl 버전은 없나요 ?

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 현재 2025 버전으로 vivado와 vitis를 사용하여 강의를 따라오고 있습니다. 리눅스 환경에 익숙해지고 싶어 2022.2 vivado(for linux) 설치 영상을 보고 설치하려고 합니다. 이때 vitis도 당연히 linux용으로 설치를 해야 하는 것이겠지요? vivado 설치 영상과 동일하게 vitis도 설치하면 될까요?

안녕하세요. 삼코치님! 수업 정말 잘 듣고 있습니다.다름이 아니라, 학습 방법에 대한 질문이 있어 댓글 남깁니다.저는 현재, 삼코치님께서 내주신 과제를 솔직히 완전히 처음부터 코딩을 하는 데 있어 무리가 있다고 생각해 삼코치님이 주신 자료를 참고로 코딩을 해석하고 있습니다. 이 학습 방법이 괜찮은지, 아니면 스스로 코딩을 해보는 것만이 의미가 있는지 궁금합니다.

21장 코드의 case문을 보면 c_state를 아래 정의한 case들과 비교해 각각의 명령을 실행하는 것인데 여기서 S_DONE일 경우 n_state를 S_IDLE로 바꿉니다. 근데 왜 wave form에서는 바로 바뀌지 않고, 1cycle 정도 후에 바뀌나요?또 여기서 1cycle은 어떤 것을 의미하나요? 감사합니다.always (c_state or i_run or is_done) begin n_state = S_IDLE; case (c_state) S_IDLE : if (i_run == 1) n_state = S_RUN; S_RUN : if (is_done == 1) n_state = S_DONE; S_DONE : n_state = S_IDLE; endcase end

안녕하세요 🙂현재 다시 재수강을 하려고 합니다. 그런데 저가 재설치와중에 오류가 생겨서 다시 전체 삭제하구 진행하려고 하는데 어떤 파일을 지워야하는지 전체 rm -rf 구문을 사용해야하는지 잘모르겠습니다[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

FIFO를 이용하여 멀티바이트프레임 로직 구문을 작성 및 처리하는 참조 할 만한 로직 예시 가 있을까요

안녕하세요 🙂[1. 질문 챕터] : 6:45[AI HW Lab2] CNN Verilog HDL Practice 1 (Simulation) - 문제설명편 ppt[2. 질문 내용] : AB_BW는 왜 23bit인가요? 20bit+log2(3*3)+8bit 이 되어야 하지 않나요?[3. 시도했던 내용, 그렇게 생각하는 이유] : 8bit - 255까지니까 1bit만 추가하면 255까지 범위를 포함 가능하므로 23bit가 된 거라고 생각했습니다.

안녕하세요  과제7의 AXI 프로토콜 강의 자료에서 .sv 파일을 다운 받았는데 이미 모든 코드가 작성되어 있습니다...제가 실습해 볼 수 있는 자료는 어디 있을까요? 감사합니다

안녕하세요 🙂[1. 질문 챕터] : [AI HW Lab1] CNN Core C 코딩 (Golden Model 만들기)[2. 질문 내용] : 다음 그림에서 input FM이 왜 KX*KY개 만큼 있는지 이해가 잘 되지 않아요. input FM은 input이니까 X*Y개만큼 있고, kernel이 KX*KY만큼 있는 것 아닌가요? 그리고 weight는 kernel을 말씀하시는 것 아닌가요? 밑의 두 그림을 연결지어 보니까 이해가 잘 안 됩니다.제가 이해해보기로는 아래 그림에서 빨간 영역에 해당하는 것 1번의 연산에 해당하는 부분이라고 이해하면 매칭이 되는 것 같은데 맞게 한 것인지 잘 모르겠어요.

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================input valid 신호를 작성하는 것은 알겠으나 왜 output valid 신호를 3bit로 작성하여 아래와 같은 코드로 선언하는 것인지 이해가 도무지 안 되네요.. 설명 부탁드립니다. reg [2:0] r_valid; reg [63:0] r_power_of_2; reg [63:0] r_power_of_4; reg [63:0] r_power_of_8; wire [63:0] power_of_2; wire [63:0] power_of_4; wire [63:0] power_of_8; //flow of valid always @(posedge clk or negedge reset_n) begin if (!reset_n) begin r_valid <= 3'd0; end else begin r_valid <= {r_valid[1:0], i_valid};

안녕하세요 🙂[1. 질문 챕터] : [AI HW lab3] CNN Verilog HDL Practice4 (FPGA)[2. 질문 내용] : 저는 zynq가 아니라 spartan7 fgga484 xc7s75를 쓰고 있는데, IP integrator를 사용할 때, zynq processing system 대신 어떤 걸 배치해서 해야하나요?[3. 시도했던 내용, 그렇게 생각하는 이유] :  

wire a_and_b;assign a_and_b = a&b;이런 식으로 wire를 선언하고 assign을 하는 것과wire a_and_b = a & b이런 식으로 wire 선언하면서 값을 할당하는 것이 합성할 때 차이가 없나요? 둘 중에 편한 것을 사용하면 되나요? 두 번째 방식을 사용하면 합성할 때 문제가 생길 수도 있다고 들은 것 같아서 질문드립니다.

HDL 22장 8분 쯤에Design Valid I/F를 Season1에서 했다고 했는데어디서 했을까요?

SRAM 기본 모델링 코드 작성후, RTL view통해서 확인시에 dout 값이 모두 xxxxxx로 처리가 되는데, TB 작성에도 문제가 없어보여 고쳐야할 부분이 있는지 문의드립니다.