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미해결
설계독학's Verilog 마스터 Season 2 (실전 코테 끝판왕: 고난도 문제로 완성하는 이직 프리패스)
안녕하세요, 이번 강의 처음으로 수강하는 수강생인데 이전 버전의 환경 설정하는 영상이나 글 따라해도 계속 막힙니다. build시 자꾸 에러가 나오거나 vivado가 제대로 실행되지 않는데 이 부분이 해결이 되지 않습니다. 이전 가이드는 꽤 오래되었고, 무료 강의도 아니고 유료 강의인데 그냥 이전 영상을 참고하라고 할 게 아닌 해당 강의의 업로드 시점에서 최신화 된 환경 설정 영상/guide는 당연히 있어야된다고 생각합니다. 최신화 된 내용으로 자세한 guide를 부탁드립니다. 감사합니다.
미해결
Verilog FPGA Program 3 (DDR Controller)
안녕하세요 해당강의 수강을 위해 Arty A7-35T를 구매하려 했는데 여러 곳에서 판매 불가 안내를 받았습니다 ㅠ. 대안으로 HIL 보드를 구매해서 강의를 들어보려고 하는데 HIL 강의를 할인 받아서 들을 수 있을 지 문의드립니다. 보드 추가구성품을 어떤것들을 사면 좋을지도 알고싶습니다!
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : eg) 설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지) 6강, 4분 32초의 해당 github 접속 시에 404 에러가 뜨네요 git clone으로 실행해봐도 remote: Repository not found. fatal: repository ' https://github.com/matbi86/sulgyedokhak/ ' not found 라고 뜹니다. [2. 질문 내용] : eg) 해당 링크가 잘못된 건지 제가 설정을 못 한 건지 잘 모르겠습니다. 구글링 해봐도 이해가 잘 안되며 해결이 잘 안되네요. 초보자라 그런지 잘 모르겠습니다. 도움 부탁드립니다. [3. 시도했던 내용, 그렇게 생각하는 이유] : 해당 링크로 접속, 404 error 가 발생했지만 일단 강의 내용 따라서 git clone ~ 실행. Username for ' https://github.com ': Password for ' https://github.com ': >> 해당 내용이 떠서 github 계정 생성 후 Username for ~ 에 github 계정이름, Password for ~ 에 토큰 입력 완료 다시 git clone ~ 실행 >> remote: Repository not found. fatal: repository ' https://github.com/matbi86/sulgyedokhak/ ' not found 오류 발생 검색해보니 아래 내용도 있긴 하더라고요, 읽어보고 따라해보긴 했으나, 3. Pages 섹션에서 소스를 제대로 설정했는지 확인합니다. 라는 항목부터 이해를 하지 못해 그 뒤로는 조치를 취하지 못했습니다. 아래 내용 참고 부탁드립니다. --아래-- 안녕하세요, 인프런 AI 인턴입니다. 룹히님, GitHub에서 404 에러가 발생하는 문제는 일반적으로 GitHub Pages 사이트가 존재하지 않거나 설정에 문제가 있을 때 나타납니다. private로 변경했다가 다시 public으로 바꾸셨다면, GitHub Pages 설정을 확인하고 다시 배포하는 과정이 필요합니다. 다음과 같은 단계를 시도해 볼 수 있습니다. GitHub 저장소로 이동해서 Settings 탭을 클릭합니다. 왼쪽 메뉴에서 Pages를 찾아서 선택합니다. GitHub Pages 섹션에서 소스를 제대로 설정했는지 확인합니다. (예: main 브랜치나 특정 폴더가 배포 소스로 설정되어 있는지) 설정이 맞다면, 해당 설정을 한 번 더 확인하거나 변경 후 다시 원래대로 설정하여 GitHub Pages가 재배포되도록 합니다. 배포 후 몇 분 기다린 다음 다시 도메인으로 접속해보세요. 확인 부탁드립니다. 감사합니다.
해결됨
회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project
사이트 관리자가 서버의 SSL 인증서 설정을 변경했거나, 서버 자체에 문제가 생겨서 Cloudflare가 사이트와 안전하게 통신할 수 없는 상태여서 LT Spice 라이브러리 다운이 안됩니다 .
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
아녕하세요. 지금 디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 수업을 듣고 있습니다. 이 수업을 들으면서 RTL 코딩 실력을 높이고 싶습니다. 일단 수업에 들었던 칩에서 어떤 인풋신호가 필요하고 또 아웃풋 신호가 필요한지 적어본 다음에 제공해 주시는 코드를 나름데로 분석한다고 하면서 코드 한줄 한줄 보면서 이 신호는 어느 신호고 왜 쓰였는지 공부하면서 보고있습니다. 하지만 이렇게 보는게 시간도 많이 걸리고 너무 나무만 보고 숲은 보지 않는 느낌도 듭니다. 또한 제가 직접 RTL 코드를 작성하지 않다 보니까 제 실력이 느는 것 같지도 않습니다. 이 경우 제가 어떻게 학습을 하는게 가장 효율 적일까요? 이 강의를 들으면서 여기서 진행하는 CPU설계나 UART를 제 프로젝트로 해서 직접 설계해보고 돌려 보는게 저의 목표입니다 . 하지만 cache 같은 부분을 보면서 코드를 분석하는데 2주 정도의 시간이 걸리니 이렇게 공부하는게 맞는지 조바심을 느낌니다. 이렇게 공부하는게 맞는지 의문이 듭니다.
미해결
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
쿼터스에서 보다 싶이 82%에서 진전이 보이지 않는데 이거 해결 방법이 있나요?
미해결
회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project
run 하면 Node or model name expected. 이라는 창이 뜹니다. 라벨 택이 잘못됐나해서 다시 하나하나 다 해봐도 실행이 안되네요 뭘 잘못한걸까요?
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
25번 강의에서 FIFO 시뮬레이션 돌린거를 보면, pop 신호가 1->0 으로 반복되게 해놨는데 push 처럼 쭉 1신호로 하지 않은 이유가 있나요? pop이랑 clk이 잘못해서 겹치지 않는 경우가 생길 수도 있을거 같은데 pop을 토글링 시켜놓은 이유가 궁금합니다.
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
제가 아무것도 없이 cache코드를 작성하기에는 실력이 부족해서 넘겨주신 자료를 보면서 한줄 한줄 해석하면서 공부를 하고 있는데 다른 수업을 하시는 강사님이 cache 코드를 보고 일단은 block으로 그려서 신호가 왜 그렇게 들어고 나가는지 왜 신호를 assign했는지 알고 언제 신호가 들어고 등을 그려보는게 공부하는데 도움이 될거라고 하는데 block으로 그리면 input output신호는 전부 코드를 보고 그리는 건데 그렇게 그리는게 정말 도움이 될까요? 아니면 회로도 그리는게 다른 방식이 있나요?
미해결
회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project
PCB HW 설계 강의 자료에 있는, 스마트폰 블록 다이어그램은 TI 사이트 어느 부분에서 볼수 있나요?
미해결
설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ================== zybo z7-20은 구하기가 어렵고 비싸서ZYNQ Xilinx Zynq-7000 FPGA보드를 사용하려고 합니다. 이보드로 수강이 가능한가요?
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요 🙂 [1. 질문 챕터] : 34장 [2. 질문 내용] : 34장에서 tuser신호와 tlast신호는 맛비 패턴 generator가 master가 되어 신호를 전달해주는 것으로 이해했습니다! 혹시 tuser신호와 tlast신호의 발생 알고리즘이나 로직은 어떤 식으로 발생시키는 건가요?? test_pattern_generator 파일을 뜯어봤는데도 이해가 안가서 여쭈어 봅니다..! [3. 시도했던 내용, 그렇게 생각하는 이유] :
해결됨
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요 🙂 [1. 질문 챕터] : 34장,35장 [2. 질문 내용] : 34장과 35장에서 설계한 IP는 디스플레이에 들어가는 DDI의 구조를 설계한 것일까요? [3. 시도했던 내용, 그렇게 생각하는 이유] : 지금 디스플레이 공학을 배우고 있는데 화면에 데이터를 전달하는 역할이 마치 DDI의 역할과 비슷하여 궁금해서 여쭈어 봅니다! 아니면 DDI랑은 아예 관련이 없는 IP일까요?
해결됨
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 🙂 [1. 질문 챕터] : FPGA 19장 [2. 질문 내용] : 이 챕터에서 실제로 PS영역(CPU)으로만 계산을 했을 때와 PL영역(DSP)을 이용해서 계산 후 PS영역으로 데이터를 옮겼을 때의 시간을 비교해서 HW 가속기 컨셉을 배웠습니다. 하지만 데이터의 이동 시간이 너무 오래 걸렸기 때문에 "데이터를 어떻게 주고 받을 것인가"가 HW 가속기 core 설계의 핵심이라고 말씀주셨습니다. 그럼 PS영역과 PL영역의 데이터를 주고 받는 것은 어떻게 개선할 수 있나요?? AXI4-Lite 말고 AXI4-Standard를 쓰면 해결이 될까요? 아니면 따로 Synchronous FIFO 같은 것을 설계하면 데이터를 좀 더 빠르고 원할하게 PS->PL, PL->PS로 옮기는 것이 가능해 질까요? 실제로 HW 가속기를 설계할 때는 어떻게 데이터를 주고 받는 시간을 줄이나요? 그리고 혹시 PL영역에서 verilog IP를 설계할 때도 Synchronous FIFO를 사용하면 HW 가속기의 계산을 더 빠르고 원할하게 만들 수 있나요? [3. 시도했던 내용, 그렇게 생각하는 이유] : 수업에 어떻게하면 이 데이터의 이동 시간을 줄일수 있는지 까지는 구체적으로 언급이 없어서 궁금해서 여쭈어봅니다!
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) 안녕하세요, 맛비님. 아래 시간대에 언급해주신 링크가 영상 하단에 안 보여서 문의 드립니다. 관련 링크를 첨부해주시면 공부에 많은 도움이 될 것 같습니다. 4:50 - RESP 관련 링크 23:20 - AXI VIP 관련 링크 문의 읽어주셔서 감사합니다!
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
안녕하세요! 제가 취업하고 시간이 안나서 강의수강을 미루고 있다 뒤늦게라도 강의를 들으려고 하는데 혹시 강의 만료일 을 연장해주실 수 있으실까요? 항상 도움 많이 받고 있습니다 감사합니다!
미해결
Verilog ZYNQ Program 1 (Zynq mini 7020)
안녕하십니까 템플릿을 만들어서 챕터를 하나씩 작성해보는 중입니다. 5-2에서 bitstream이 generate되지않아 문제를 해결해보려다가 기존에 제공되는 완성된 예제파일을 열어서 비교를 하려했습니다. 프로젝트 폴더 위치는 C:\Users\rnfkd\Desktop\CSG\reference documents\ch_05_2\ZynqTop인데 VIVADO에서 파일을 찾을때 다른 폴더를 잡고 찾는듯합니다. 어떻게 해결하면 좋을까요?
해결됨
FPGA에 UART 구현하기
안녕하세요, 강의 수강 중 문의드립니다. * 저는 아직 이해가 부족한 부분이 많아 질문 내용을 AI의 도움을 받아 정리하였습니다. Zybo Z7-20 보드로 실습을 진행하던 중 UART 보드 검증 단계에서 문제가 발생했습니다. 강의에서는 IO Planning에서 uart_tx/rx 핀을 매핑한 후 PuTTY로 Loopback 테스트를 진행하셨는데, Zybo Z7-20은 온보드 USB-UART 브리지(FT2232HQ)가 PS MIO 핀에만 연결된 구조여서 순수 PL RTL 설계에서는 해당 핀에 접근이 불가능한 것으로 파악했습니다. (첨부 이미지 Figure 7.1 참고) 강의 기준 보드는 uart_tx/rx가 PL 핀에 직접 연결되어 XDC에서 바로 매핑이 가능한 것으로 보입니다. 제가 파악한 내용이 맞는지 확인 부탁드립니다. (AI는 USB-to-UART 변환 모듈을 별도 구매하면 해결 가능하다고 설명하고 있습니다. 다만 우선은 제가 파악한 내용이 맞는지 확인이 먼저라 생각되어 문의드리게 되었습니다. 확인 후 여유가 된다면 해당 방법도 시도해볼 예정입니다.) 감사합니다.
미해결
Verilog ZYNQ Program 1 (Zynq mini 7020)
페이지 하나하나마다 클릭해서 넘어가기가 너무 불편한데 강의내용이 모두 들어있는 하나의 PDF가 있는지 여쭤보고 싶습니다.
해결됨
FPGA의 기초
안녕하세요. 유익한 강의 올려주셔서 많은 배움 얻고 있습니다. 다름이 아니라 LED Blinking 프로젝트 관련하여 문의 드립니다. 제가 사용 중인 FPGA 보드(Zybo Z7-20)의 경우 125MHz single-ended 클럭만 지원하여, 아래와 같이 수정하여 진행하고 있습니다. IBUFDS 제거 (differential 클럭 미지원) MAX_COUNT를 125,000,000으로 변경 counter 비트폭을 28bit → 27bit로 축소 이렇게 진행해도 문제가 없는지 확인 부탁드립니다. 감사합니다.
