안녕하세요 사장님08:36 에 회로도 그린 사람이 해줬다고말씀 주셨는대그럼 회로도 는 누군가 그려준걸 받고그게 몇번필에 연결대어 있는지 까지회로도 그리는 사람이 해주는거고 이제 그 핀이 연결대어있는 곳을 제어하는 것이개발자의 업무일까요? 즉 어떤 모듈의 ~~ 이 칩 PB? 등 몇번에 연결댈지는회로도 설계자가 그려주는것이 맞을까요?

안녕하세요 제어쟁이님, schematic 핀 개수와 footprint의 pad 개수 불일치일 경우 해결 방법 질문 드립니다. 소형모터 전용 커넥터로 DLL-5566-8A라는 부품을 사용을 하셨는데 footprint나 실제 외관상으로나 8개의 연결지점이 있는것으로 보입니다. 하지만 schematic상으로는 9번째 pin이 있어 pin(9개)과 pad(8개) 개수가 달라 DRC error가 뜹니다. 9번째 핀에 NC flag를 달아주었는데 오류 해결은 안됐습니다.따라서 제가 고안한 해결방법은 저 커넥터 전용 footprint(CONN-TH_8P-P4.20_DLL-5566-8A)를 직접 수정하여 9번째 pad를 임의로 추가한 것인데, DRC 오류는 해결했으나 이게 맞는 해결방법인가 싶어 찝찝해서 여쭙고 싶습니다. 혹시 제어쟁이님은 이런 문제가 없으셨는지, 만약 있으셨다면 어떤 방식으로 해결하셨는지 궁금합니다.감사합니다.

안녕하세요,수업 진행 간 원활하지 않아 도움 요청 드립니다.4.2.1 실습을 진행 중인데요실습 파일이 어디있는지를 모르겠습니다.

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. #if ( ( configUSE_PREEMPTION == 1 ) && ( configUSE_TIME_SLICING == 1 ) ) { if( listCURRENT_LIST_LENGTH( &( pxReadyTasksLists[ pxCurrentTCB->uxPriority ] ) ) > ( UBaseType_t ) 1 ) { xSwitchRequired = pdTRUE; } else { mtCOVERAGE_TEST_MARKER(); } } configUSE_TIME_SLICING값이 1->0이 되면 위 코드의 실행 조건이 변경되어 스케쥴러가 cpu 양보를 고려하지 않아 처음 cpu를 잡은 task만 반복해서 동작하게 된다는 것 까지는 이해했습니다.이때 저의 경우에 (1) configUSE_TIME_SLICING == 1 이면 'bbbba...'으로 b가 더 많이 수행되고 (2) configUSE_TIME_SLICING == 0 이면 'a'만 계속 해서 출력되는데 위에서 저의 이해를 바탕으로 configUSE_TIME_SLICING == 1인 경우에 'aaaaaaaaaaab...' 이런식으로 나와야 할 것 같은데(혹은 (2)번에서 'b'만 출력)두 경우에서 먼저 cpu를 선점하는 task가 다른 이유가 궁금합니다!  

안녕하세요. 강사님강의를 처음부터 보기 시작하고 있는데 해당 강의에 DMA 관련 내용은 없는 것 같은데향후에 DMA 관련도 다뤄주실 수 있으실까요 ? 혹시 FreeRTOS 강의에서도 다루시지는 않는걸까요 ?

안녕하세요 다운이 home/matbi/tools 에 설치가 되지 않고, home/tools 라는 폴더에 설치가 되고 있습니다. 이 경우는 어떻게 대처를 해야 하나요

안녕하세요. 회사에서 FPGA 로직 설계 및 보드 개발 부서에 배치되서 일을 하는데,verilog랑 fpga쪽을 몰라서 강의를 구매해서 듣고 있는데, 일을 하면서 보니까 공식 문서를 보면서 fpga spec(Bank 등등), ip의 phy나 altera사 nios등) register map이나 동작, 회로 등을 파악하는게 필요한것 같은데 처음이고 어떻게 읽어야하는지 어떻게 접근해야하는지에 어려움을 느끼고 있는 상황입니다….혹시 이런 부분에서 어떻게 시작하셨는지, 현업에서 프로젝트를 진행하시면서 강의에서 처럼 제품군 선정하고 이럴때 이런 부분들을 고려하실 것 같은데, 공식 문서에서 어떤 부분들을 읽고 체크하시는지, 도움이 되는 자료가 있는지 질문드립니다.감사합니다.

데이터 값 관련해서 질문이 있습니다! RB 를 설정할 때 Base -emitter saturation voltage 에서 max =0.95 이고 test 는 Ic= 50mA ,IB = 5mA 인데 정확히 이 값이 무엇을 말하는 지 모르겠습니다.만약 이 값이 정해진 것이라기에는 V in 과 R_B 를 조정하면은 다른 값이 나올 수도 있을것 같은데 추가로 Rb 설정의 목표를 잘 모르겠습니다 만약 Ic 의 전류값이 0.2 보다 작은것이 목표라면 (Vin-V_BE)/Rb < 0.02 이런식으로 Rb를 구해야 하는 거 같은데 Electirical characteristic 의 전류와 전압이 목표인것인가요? //그리고 이건 조금 별개의 질문인데 Fpga 쪽 칩 설계를 제외하고 임베디드 하드웨어 분야에서 전자회로 2 의 지식이 필요한가요? 다음 학기 전공이 많아 수강을 고민중입니다!

Q&A들을 보다보니 기존 수강자들도 수강기간을 무제한으로 변경 가능하다는 내용이 있어 수강기간 무제한으로 변경 요청드리고 싶습니다.

Application layer를 제외한 RTE, BSW 영역을 플랫폼이라고 하는건가요?

바텀 , 이너1에는 다 배치가 되어있는데 탑에만 배치안되어있길래 여쭤봅니다그리고 나눠주신 EDA파일에 PGND 배선이 빠져있는것 같습니다. 확인 한번 해주시면 감사하겠습니다.다시 파일불러와보니 잘 되어있네요. 제가 만지다 지운거같습니다.

안녕하세요, 삼코치님.강의 잘듣고 있는 수강생입니다. 다만 이 강의 수강기한이 무제한인 것으로 알고 있는데 제 계정에서는 2026.2.2에 만료된다고 나와서 문의드립니다. 무제한으로 변경하려면 어떻게 해야할지 문의드립니다.  감사합니다.

현업에서는 위 식들은 이론적으로 다 알고 데이터시트 없이도 계산해낼 수 있어야하나요? 아니면 그냥 대충 저런식인갑다 하고 데이터시트에서 식 보고 변수를 넣어서 계산만 해낼줄 알면 되나요?

안녕하세요 🙂[1. 질문 챕터] : 16장[2. 질문 내용] : 맛비님께서 moore(무어)설계를 바탕으로 mealy(밀리) RTL 설계를 진행하였습니다.fsm을 처음 접하면서 공부하고 설계하는거라 제가 생각하는 밀리설계가 맞는지 궁금합니다.코드상 오류나 현업에서의 최적화 관점에서 검토 부탁드립니다. Simulation은 동일한 값을 보이는거 같습니다. 

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.14장에 tb에 negedge clk 오류?[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂14장에 53번째 negedge clk 오류? 로 인한 주석 처리 질문을 찾고 input과 ouput의 latency 3cycle로 동작을 확인하였습니다. 여기서, i_vaild와 o_vaild는 시작은 3cycle인데 마지막은 2.5cycle로 동작하는 거 같은데, 3cycle이 의도 된 동작이 맞는거죠? (58번줄 negedge clk도 삭제하고 sim하니 3cycle 동작을 확인하였습니다.)추가로, 제가 tb의 코드를 바꿔가면서 simulation 파형을 보고싶은데 매번 vivado 창을 닫고 리눅스에서 파일을 열어 수정하고 다시 vivado 창을 열고 하는데 로딩시간이 많이 걸립니다. vivado창에서는 tb 코드를 수정하고 저장해도 simulation에는 적용이 안되는거 같은데, 혹시 다른 방법이 있나요?  

안녕하세요 바쁘신데 고생 많으십니다. stack frame을 보는 명령어 v.f 수행 시에 아래 사진과 같이, Stack Frame을 찍지 못하는 것 같습니다. 이와 관련하여 제가 생각한 문제점은실습 환경 구축을 위해 Trace32 프로그램에서 Arm -> Register -> Practice2 (Armv7)로 진행하였습니다. Practice 1은 Armv8 아키텍처로써 현재 강의와는 맞지 않다고 생각했습니다. 이에 따라 예제 파일을 열게 되면 아래와 같은 Warning이 발생합니다.Warning: file C:\home\mike.seo\osc_src\rpi_5_4_kernel\linux\net\core\dev.c not found  이에 따라 현재 모드 마다 SP,LR,PC Register의 값이 강의 내용과 다른 상황입니다.  관련해서 답변 주시면 감사하겠습니다.추가적으로 SoC Engineer 입장에서는 JTAG/SWD Port가 CPU에서 뽑아져 나오는 것으로 알고 있습니다. 하지만 Trace 32는 프로그램인데 실제 하드웨어 포트와 Trace32라는 프로그램을 연결해주는 것이 무엇인지 궁금합니다. 관련해서 답변 주시면 감사하겠습니다.

다만들면 직접 타고다녀도 되나요?

안녕하세요 🙂[1. 질문 챕터] : 21강(16장)코드: 7분 20초(Prevent latch 부분, 코드 라인 = 54, 68)파형: 9:30초(0ns, 5ns에서의 o_done, n_state값)[2. 질문 내용] : 파형에서 o_done 값이 왜 0ns에서 바로 0으로 되지 않고 5ns에서 0으로 되는지 궁금합니다.[3. 시도했던 내용, 그렇게 생각하는 이유] :코드 라인 54, 68 라인을 보면 o_done값과 n_state 모두 똑같이 prevent latch를 위해 값을 0으로 블라킹으로 할당해주었습니다.그러면 둘 다 파형에서 똑같이 0ns에서 바로 0으로 값이 되어야 한다고 생각합니다. 파형에서 n_state를 추가해서 보면 제 생각대로 바로 0ns에서 0으로 설정이 되었습니다. 그럼 o_done도 0ns에서 0으로 설정이 되어야 하는 거 아닌가 하는 생각이 들었습니다. 하지만 파형을 보면 클락 상승 엣지인 5ns에서 0이 되었습니다. 혹시 제가 간과한 부분이 있었는지도 조금 궁금합니다. 예를 들어 always문에 있는 c_state값이 바뀔 때만 always 블록이 실행된다고 치면 o_done이 5ns에서 0이 되는 게 이해가 되지만, 그럼 n_state도 0ns가 아닌 5ns에서 0이 되어야 하는 게 아닌가 그런 생각도 듭니다. 이거는 그냥 시뮬레이터의 우선순위가 다른 개념인 건가요? 

안녕하세요 🙂[1. 질문 챕터] : 20강(15장) 6분 45초[2. 질문 내용] : 강사님께서 '양방향 Handshake interface'를 사용할 때 밀리 머신을 사용한다고 하셨는데요, 이때의 양방향 Handshake는 다음 1번 2번 3번 중에 3번만 말씀하신 건지, 2번도 말씀하신 건지 궁금합니다. 제미나이한테 물어보니 2번 3번 둘 다 밀리머신으로 설계한다고 하는데 강사님께 여쭤보고싶어서 남깁니다. 1번: 단방향 데이터 + (No Ready) - Moore (이유: 출력 신호가 깨끗하고 타이밍 설계가 쉬움.) 2번: 단방향 데이터 + 핸드셰이크 - Mealy (이유: Ready에 즉각 반응하여 성능(Throughput)을 유지해야 함.)3번: 양방향 데이터 + 핸드셰이크 - Mealy (이유: 상호 통신 시 발생하는 레이턴시를 최소화(0-cycle)하기 위함.) 

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.8분 20초쯤에 나오는 ./build 명령어에서 에러가 뜹니다. ai한테 물어봐서 source 명령어로 해결했는데 다시 껐다가 키면 문제가 반복됩니다 .근본적으로 해결하고 싶은데 어떻게 해결해야 할까요 [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.)