실습 다 해봤는데, vitis HLS 작성하는건 따로안알려주시고 코드는 복붙만 하면 되는건가요?수강 후, 스스로 할 수 있어진다 보단 이 코드가 "있으면" vivado 및 vitis 조작하는 정도만 할 수 있을것 같은데이런 부분은 실무에서 배워야 하는 건가요? 나중에 이러이러한 방식으로 'axi4 lite를 이용하는 경험을 해봤고 이해를 하였다'라고 하기엔 혼자 짤 수가 없으니 무리가 있어 보이는데...사실 vivado및 vitis 조작 부분에서도 이거 누르고 이거 누르고 하면 된다 하시는데, 그거 말고 다른 옵션을 눌렀을때는 어떻게 되는건지, 또는 예를들어 zynq ip에서 안쓰는 부분이니까 끈다고 하는데 안끄면 무슨일이 일어나는건지처럼 좀더 자세했으면 좋겠어요.. 이 파트에서는 그냥 이런식으로 제어가 가능하고 시리얼통신으로 받아오는 것 까지가 "가능하다" 정도만 배우면 되는건가요?

섹션4 cache memory강의 24:05에서 Line 0,1이 DRAMP에서 같은 memory를 받아온다면 Line의 개수가 2배로 늘거나 mapping 비율이 2배가 늘어나는 건가요? 

섹션4에서 대시보드에 있는 강의 순서랑 강의자료에 나와있는 순서랑 다른데, 어느 기준으로 진도를 따라가면 될까요?

https://support.xilinx.com/s/question/0D52E00006jpcvVSAQ/fatal-error-xparametersh-no-such-file-or-directoryxilinx-platform-definition-filexpfm-is-removed-after-building-the-project?language=en_US해당 링크의 베스트 답변에 나와있는 makefile 로 실행 시 xparameters.h: No such file or directory. 등의 문제가 모두 해결되었습니다.

안녕하세요. 맛비님 강의영상 잘보고 있습니다.다름이 아니라 영상도중에 이해가 되질 않아서 글 올립니다.질문 챕터 : 15:12 쯤에 Inception Network 설명하는 부분입니다.질문 내용 : 1x1 Conv 연산으로 각각의 channel 갯수가 각각 64, 96, 16으로 줄어드는 것 까지는 이해하였습니다.근데 기본적으로 3x3 5x5 conv 연산을 하거나 pooling (3x3 max)연산을 진행하게 되면 feature map size가 padding을 하지 않는 이상 줄어들어야 하는게 맞는데, 왜 28x28로 고정이 되는지 알고싶습니다.만약 3x3연산은 padding통해 output feature map size가 28x28이 되었다고 한다면, 5x5도 padding인가요? 만약 padding이라면 상하좌우 2칸씩 늘려야하는데, zero padding을 사용하는건가요?

안녕하세요현재 기초강의 수강하고 있는 학생입니다.basys3보드를 가지고 있어서.. 기초강의 들으면서 보드에 다운로드를 받아보고 싶은데.. 장치가 뜨지 않습니다. 전에 영상을 봤을때, 리눅스로는 서버를 잡고 드라이브 잡는게 어려워 vitis로 하시는 걸로 알고 있습니다.당장 vitis까지 설치하기에는 너무 용량이 부족해서요.. 구글링 다해보고, 드라이브 설치해보려고 해봤는데도 너무 어려워서 혹시 방법을 알수있는지 궁금합니다.매번 강의 잘듣고 있습니다.

안녕하세요 맛비님갑자기 한 발상이 떠올라서 제 방식대로 FIFO를 만들어서(입출력포트는 동일) 챕터 6에 테스트벤치로 시뮬레이션을 돌려보았습니다.그 결과 피니쉬 타임이 기존 강의내용에서 2435ns 였는데 2305ns 줄어들었습니다.그리고 rtl.v.txt 파일도 문제없이 0부터 99 차례대로 출력됩니다. 이것이 데이터의 전송 bandwidth가 상승했다고 판단할 수 있을까요?파형에서는 제가 의도한대로 핸드쉐이크 과정이 일어납니다. 구성하신 테스트벤치에 대한 이해가 아직 부족해 확신이 안들어 질문드립니다..맛비님 수준의 현업자 입장에서 보았을때 저보다 훨씬 정확한 판단을 들을 수 있을거 같아 질문드립니다.질문 요약 : 챕터 6의 테스트벤치 기준 피니쉬 타임이 줄어들었고, result 텍스트파일이 강의때와 똑같이 나온다면 데이터 전송 bandwidth를 상승시켰다고 판단할 수 있는건지? 입니다.더욱이 만약 맞다면 이정도의 속도상승은 현업에서 어느정도의 영향인지도 알려주시면 감사하겠습니다…설계 선배님으로서 항상 존경하고 감사드립니다!이상입니다.

안녕하세요 🙂[1. 질문 챕터] : 2장 [2. 질문 내용] : 이유를 알수 없는 syntax error가 발생합니다[3. 시도했던 내용, 그렇게 생각하는 이유] : 하기 이미지와 같은 syntax error가 계속해서 발생합니다.xsim, xelab과 같은 파일들은 정상적으로 경로에 존재하고 있다고 판단됩니다. 1장의 clock 실습이 정상적으로 작동되었으니까요..하기와 같이 강의에 나온 코드를 그대로 써서 넣었습니다36번쨰줄인 clock on! 아래의 clock_en이 문제라는 것 같은데왜 문제가 되는지 이해가 가질 않습니다 위에서 변수선언도 제대로 되었고, 세미콜론도 붙였는데 뭐가 문제인것일까요?? 

맥북에서 실습 안내는 따로 없나요?가상 머신 띄워서 돌려야만 할까요?

빌드 프로젝트가 안되는 문제는 말씀해준대로 메이크 파일을 붙여넣어서 해결하였습니다. 8장에서 만든 플랫폼에서 간단한 Helloworld 동작을 체크 해보았고, Helloworld는 성공하였습니다.Helloworld 부분은 그대로 살려두었고 중간 중간 출력을 확인해 보기위해 프린트를 넣었구요쓰기 부분을 주석처리하면 읽기동작은 아래와 같이 가능하지만, 주석처리 하지 않으면 Helloworld222부터는 아예 출력 되지 않습니다.ILA에서도 트리거가 안잡힙니다.비바도 버전은 2024.1입니다...추가적으로 AXI 시뮬레이션은 아래와 같습니다. 맛비님이 하신것과 파형이 살짝 다르더라구요

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) [1. 질문 챕터] : 5 장, 6 분 몇7초 쯤[2. 질문 내용] : 클락과 clock enable신호를 &&로 곱연산을 진행하셨는데 앞선 2장에서 clock gating model을 설계하실때는 &로 해서 같은 기능을 하는 코드를 다르게 설계한 이유가 있는지 궁금합니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : & (비트 연산 AND): 비트별로 연산하며, 두 비트가 모두 1일 때만 1이 되는 결과를 반환&& (논리 연산 AND): 논리값을 비교하며, 두 조건이 모두 참일 때만 참이 됨이라고 하던데 어처피 1비트여서 같은 값이 나와서 그런건가 추측해봅니다.================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요.강의에서 나온 시뮬레이션 파형과 , 제가 직접 실행해본 파형이 차이가 있는데, 이것은 그냥 vivado 툴 버전 차이로 인한 것인가요?

안녕하세요좋은 수업 잘 듣고 있습니다. 제가 지금 cadence virtuoso를 자유롭게 다룰 기회를 얻게 되었는데, 이 툴을 활용하여 본 강의를 더 발전적으로 들을 수 있는 방향이 있을까요?또 수업노트도 공유 가능한지 여쭙고 싶습니다 질문이 너무 추상적이라 죄송합니다

안녕하세요,AXI 포트를 작성할 때 보면m_axi_gmem_AWVALID, m_axi_gmem_AWREADY, m_axi_gmem_AWADDR, m_axi_gmem_AWID,위 처럼 되어 있는데 axi는 포트명을 지을 때 rule같은 것이 있나요?ip로 만들고 block design에서 run connection automation을 하면 axi끼리 자동으로 연결되잖아요? vivado가 위 포트들을 어떻게 인식하는건지 궁금합니다.

안녕하세요 강사님, 수강기한이 얼마 안남았는데 수강 기한 연장을 할 수 있나요?좋은 강의 감사합니다. 

예제코드를 찾고 있는데 어디에서 받을수 있는지 문의드립니다.

안녕하세요, 맛비님. 맛비님 강의를 열심히 들으면서 공부하고 있는 수강생입니다.vitis 설치 과정을 계속 실패하여 다음 실습 단계로 진행이 되지 않고 있습니다.현재 저는 노트북에 vitis 설치를 시도하고 있는데 12시간 이상이 소요됩니다. 원래 vitis를 노트북에 설치하는 것이 이렇게 많은 시간이 소요되는 건지 알고 싶습니다.감사합니다.

안녕하세요 맛비님. 다름이 아니라 이제 실습으로 넘어가려 zybo z7을 구매해서 컴퓨터랑 연결하려던 찰나, 케이블이 동봉되지 않았다는 사실을 알게 되었습니다.혹시 어떤 케이블을 이용해서 보드와 컴퓨터를 연결하셨는지 알 수 있을까요?또한 CNN core에 대한 실습을 진행하기 위해 필요한 모든 준비물들을 알 수 있을까요?언제나 유익한 강의 잘 학습하고 있습니다. 감사합니다.

[1. 질문 챕터] : HDL 1장 clock 생성하기 부분 입니다[2. 질문 내용] : 강의 내용만으로 보았을 때에는 always를 통해서 clock을 무한정으로 생성을 한다음 initial begin을 통해 clock 신호가 시작하는 지점을 설정하고, 내가 보고싶은 구간만큼 잘라다가 쓰는것으로 이해했습니다만약, 무한정으로 클락신호를 발생시키는것을 보고싶다면, 어떤식으로 변경이되어야하는지 알고싶습니다[3. 시도했던 내용, 그렇게 생각하는 이유] : 실습을 하면서 문득 들었던 생각이 always가 무한으로 반복하는 구문이라면, 이후의 initial begin구문이 빠지게 되면 clock이 무한정으로 생성되지 않을까? 하는 생각이 들어서 시도해보았습니다. 결과적으로는 그렇게 생성되지 않더라구요 (하기 이미지 참고)#2.5 clk = ~clk로 설정하였으니 주기는 5ns가 되어야 할겁니다.. 근데 반전이 되는시점도 없고 그냥 clock신호가 1에만 머물러 있더라구요clock의 시작점을 0이나 1로 지정하지 않아서 발생한것인가? 해서 clk=0;만을 추가해 보았더니 compile이되지 않더라구요

안녕하세요 맛비님. vitis tool로 혼자 공부하며 이것저것 하다 궁금한게 생겨서 질문 글 남기게 되었습니다.이상하게 Vitis에서는 txt 파일이 읽히지 않습니다.. 안녕하세요 맛비님. vitis관련해서 질문이 있습니다. - 인프런 (inflearn.com)제가 방법을 찾아보다 이전에 다른분께서 질문하셨던 내용을 찾아서 블로그 보며 공부를 하려 했는데 블로그가 들어가지지 않아서 이렇게 한번 더 질문글을 남기게 되었습니다.강의외에 질문을 드려서 죄송합니다..  항상 강의 돌려보며 공부 열심히 하고 있습니다!! 감사합니다!!