안녕하세요 맛비님강의 잘 듣고 있는 도중에 always 블럭으로 combination logic을 기술하는 경우 제가 명확하게 알고 있는지 궁금합니다. always로 코드를 작성 할 때, 그 안에 내부 변수는 reg로 사용하고, 이 reg변수는 register,latch(보통의 경우 의도하지 않은), combination logic을 만들 때 사용되는 것으로 알고 있습니다. 저는 always 블럭을 사용할 때, 의도하지 않은 latch가 발생하는 것을 완전히 피하고 싶습니다.그래서 코드 작성 스타일을 이렇게 하면 좋을지 궁금합니다. /*output combination 2*/ reg done; //this is not a register, it is just combination logic circuit reg running; //this is not a register, Do not confuse reg idle; //this is not a register, you must not make latch always@(*)begin done = 0; running = 0; idle = 0; case(c_state) S_IDLE : idle = 1; S_RUN : running = 1; S_DONE : done = 1 default : begin done = 0; running = 0; idle = 0; end endcase end default에 그 외적인 정의되지 않은 동작에 대해 처리하도록 작성하거나case문을 시작하기 전에 각각 초기값을 작성해두면 되는 것으로 알고 있습니다. 하지만 이놈의...chatGPT는 초기값도 작성하고 default문을 둘 다 작성 안하면 latch가 발생할 가능성이 있다고 해서... 이 점이 궁금합니다. 사실 위의 코드처럼 작성하면 정말로 latch가 생길 여지가 없어 보입니다만...아시다시피 번거로움이라는 이슈로... 아 그리고 질문이 하나 더 있습니다.fsm_counter부분에서 state로 동작을 제어한다는 개념을 반복해서 공부하고 있습니다. assign o_done = done; assign o_running = running; assign o_idle = idle; reg [31:0] r_cnt_num; //this is register to capture input value always @(posedge clk or negedge reset_n) begin if(!reset_n)begin r_cnt_num <= 0; end else if(i_run) begin r_cnt_num <= i_cnt_num; end else if(o_running) begin r_cnt_num <= r_cnt_num; end else if(o_done) begin r_cnt_num <= 0; end end reg [31:0] r_cnt_core; assign is_done = o_running&&(r_cnt_core == r_cnt_num -1); /*counter core part*/ always@(posedge clk or negedge reset_n) begin if(!reset_n)begin r_cnt_core <=0; end else if(o_idle)begin r_cnt_core<=0; end else if(o_running)begin r_cnt_core <= r_cnt_core + 1; end else if(is_done)begin r_cnt_core <=0; end end 이 부분은 위에 질문 코드 바로 뒤에 이어지는 코드입니다.바로 위의 블럭에서 첫번째 capture register를 기술하는 부분에서run state일 때도 register가 어떻게 동작해야하는지 꼭 기술해야할까요?이 부분은 맛비님 코드에서 작성되어있지는 않던데, 제가 생각하기에는...run state일 때 register의 동작이 어떻게 될지 예상이 안가서 직접 작성해주는게 좋아보이는데..어떻게 생각하시나요? 두번째 always블럭 또한 같은 맥락으로 idle상태일 때 core 내부에 있는 register의 동작도 기술해주는 것이 필수적일까요? 위의 코드는 수업에 다루신 코드를 제가 schematic을 보고 다시 작성한 코드입니다.  저의 질문은 여기까지입니다. 감사합니다.

Vitis2024.1.0 사용 하고 있고, ZynqMini 7020 으로 공부하고 있습니다. 1, 정상적으로 Boot 이미지를 만들고, 2 ,정상적으로 Flash에 Download 한 것 같습니다.그런데.. 스위치 변경 하여 QSPI 모드로 다시 시작하는데 QSPI Boot로 동작 안되는 것 같습니다. 어디를 봐야 할까요??? vitis에서 zynqmin7020 물리고 jtag mode 에서는 run 또는 debug 동작은 잘 됩니다.

안녕하세요. 제가 Arty z7 20을 최근 사서 디폴트 상태로 HDMI 포트 연결하고 모니터와 LED 확인해보았는데, LED는 잘 나오는데 모니터에는 아무것도 뜨지 않습니다. 이럴 경우 불량을 의심해봐야 하는 것일까요? (모니터는 평소에 잘 쓰고 있는 모니터이고 현재 vitis 설치 중이라 다른 실습은 해보지 않았습니다ㅎ )감사합니다

안녕하세요 🙂[1. 질문 챕터] : 21장 17분 40초[2. 질문 내용] : 기존 질문 에서 추가 질문 남깁니다. 기존 의도대로 4096 개의 input node, 4개의 ouput node를 갖는 딥러닝을 설계하고자 아래와 같이 수정되어야 한다고 생각하는 데, 시도한것이 맞는지 질문드립니다[3. 시도했던 내용, 그렇게 생각하는 이유] : 다음과 같이 C코드 수정for (int i = 0; i < MEM_DEPTH; i++) { // IN_NODE는 MEM_DEPTH만큼 랜덤 생성 후, NUM_CORE만큼 반복 int node_value = rand() % 256; // 0~255 범위의 랜덤값 생성 (8비트) for (int core = 0; core < NUM_CORE; core++) { IN_NODE[core] = node_value; // 동일한 node_value를 NUM_CORE에 반복 할당 IN_WEGT[core] = rand() % 256; // IN_WEGT는 각 core마다 랜덤값 할당 OT_RSLT[core] += IN_NODE[core] * IN_WEGT[core]; fprintf(fp_in_node, "%d ", IN_NODE[core]); // IN_NODE 값을 출력 fprintf(fp_in_wegt, "%d ", IN_WEGT[core]); // IN_WEGT 값을 출력 } fprintf(fp_in_node, "\n"); fprintf(fp_in_wegt, "\n"); } 기존 질문에서 말씀하신대로, node1,2,3,4가 같아야 한다는 것이   이렇게 되어야한다는거 맞을까요??수정없이 강의대로 진행할시,  4096*4개의 input node, 1개의 output node를 갖는 딥러닝 추론을 진행한것이고, 각 코어를 1번 run/done 하여 얻은 4개의 결과를 모두 더하면 1개의 output node의 결과를 얻은것과 같다고 이해해도 될런지 궁금합니다!    

안녕하세요 🙂[1. 질문 챕터] : 21장 9분 25초[2. 질문 내용] : 1. 코어의 연산 결과를 바로 myip_AXI 모듈 내 레지스터에 저장하는 이유가 궁금합니다! 현재까지 BRAM에 데이터를 넣고 꺼내고 하는걸 배웠는데 ,,, 결과 write용 bram2를 안쓰니까 궁금합니다!bram을 거쳐서 데이터를 넣고 꺼내는 시간/ 바로 레지스터로 가도록 하는 시간 중에 뭐가 더 빠른가요??데이터가 많을때도 모듈에 레지스터를 엄청 많이 만들어서 bram을 안쓰는건 어떨까요?? bram을 쓰는 것보다 같은 데이터양 대비 사용 리소스가 많다거나, 시간이 더 오래걸린다는 단점이 있을까용??[3. 시도했던 내용, 그렇게 생각하는 이유] : 21장에서는 코어에서 연산한 데이터가 4개씩이라 적게 나와서 굳이 BRAM을 안쓰는거같다고 생각합니다! 

DDR2에 대한 설명을 해주실 때 QDR이 적용되었다고 설명해주셨는데,SK하이닉스 뉴스룸에서 GDDR DRAM 관련 자료를 찾아보다 GDDR5부터 QDR이 적용되었다고 하는 게시물를 봤습니다.해당 게시물에서는 시스템 클록(CK)과 이를 두 배로 높인 데이터 클록(WCK)을 모두 사용하여 클록 속도를 4배로 높여준다고 설명하고 있습니다.강의에서 설명해주신 페이즈가 다른 클록 2개를 쓰는 QDR과는 조금 다른데 그렇다면 DDR2부터 적용된 QDR과 GDDR5에 적용된 QDR은 용어는 같지만 다른 개념인가요?게시물 링크:https://news.skhynix.co.kr/post/go-beyond-graphics내용: GDDR6의 놀라운 점은 더 있습니다. 바로 고도화된 ‘DDR’입니다. DDR이 클록 한 번에 두 번의 데이터를 내보낸다고 했는데요. GDDR6는 시스템 클록(CK)과 이를 두 배로 높인 데이터 클록(WCK)을 모두 사용하는데, 이 과정에서 클록을 4배로 높여줍니다. ‘쿼드 데이터 레이트(Quad Data Rate·QDR)’ 기술을 이용하는 것이죠. 참고로 QDR는 그래픽 메모리에서 GDDR5부터 적용되기 시작했습니다. 정리하면 GDDR5와 GDDR6의 CK가 1.75Gbps라고 했을 때, GDDR5는 최종 데이터(DQ) 속도가 7Gbps에 그칩니다. 이와 달리 GDDR6의 경우 14Gbps까지 올릴 수 있습니다. 

SRAM 에서는 Write할 때 입력 data를 넣고 1클럭 뒤에 memory에 저장이되고, Read할 때는 주소를 불러오자마자 바로 Read가 됐던걸 확인할 수 있었는데,질문1) TPSRAM에서의 동작은 wa에 wd를 넣고 1클럭 후에 memory에 write 값이 저장되는 부분은 동일한건가요? 질문2) SRAM에서와 달리 ra에서 rd가 나오기까지 1클럭이 늦게 나오는 이유는 F/F을 하나 거치기 때문인지도 궁금합니다!  

회사 사정상 리눅스 설치가 용이하지 않아서 윈도우 환경에서 하려고 합니다.AXI_VIP 시뮬레이션을 하려고 하는데,AXI_VIP_PKG가 선언되지 않았다는 에러 메시지가 뜨는데요.혹시 윈도우 환경에서 시뮬레이션을 하려면 어떤 선행 작업이 필요할 까요?

안녕하세요 덕분에 AXI4에 대해 많이 배웠고 또 검증하는데 있어서 많은 경험을 쌓았습니다.40장 영상을 토대로 맛비님께서 알려주신 빌드의 형식이 아닌, block design 형태로 만들어서 좀더 직관성 있게 만들어보고자 시도 중에 있습니다. (차후 다른 커스텀ip를 불러와 파라미터를 block쪽에서 수정 및 재활용)따라서 블럭 디자인은 다음과 같고 최상위 TB의 인스턴스 및 ctrl, m00_axi 경로 수정을 해주었습니다. (사용하지않는 인스턴스 및 wire 삭제)결과적으로 말씀드리면 기존과 동일한 결과값을 보이며 마지막 에러또한 뜨지않아 정상적이라 생각합니다.하지만 Tcl Console 창에서 경고가 대량으로 발생하였는데 아마 Cache Value 문제라 생각됩니다.Warning: [AW_REACTIVE_0] (axi_vip_pkg.\axi_transaction::set_cache ) 1935000 ns : Attempted to send CACHE(0x0000) when SUPPORTS_NARROW is low. According to UG1037,AxCACHE[1] has to be 1 to ensure that any downstream upsizer can fully pack data up to wider widths Time: 1935 us Iteration: 1 Process: /axi_vip_pkg/axi_slv_wr_driver(C_AXI_WDATA_WIDTH=64,C_AXI_RDATA_WIDTH=64,C_AXI_WID_WIDTH=1,C_AXI_RID_WIDTH=1,C_AXI_AWUSER_WIDTH=1,C_AXI_WUSER_WIDTH=1,C_AXI_BUSER_WIDTH=1,C_AXI_ARUSER_WIDTH=1,C_AXI_RUSER_WIDTH=1,C_AXI_SUPPORTS_NARROW=0)::get_and_drive/GET_AND_DRIVE Scope: axi_vip_pkg.\axi_transaction::set_cache File: /tools/Xilinx/Vivado/2023.1/data/xilinx_vip/hdl/axi_vip_pkg.sv Line: 2909올라간 코드에서는 Cache Value는 형식상 있을뿐 사용하지않는걸로 알고있는데혹시 저러한 경고문을 접해본 경험이 있으신가요?터무니없는 질문 봐주셔서 감사합니다.. 

안녕하세요 🙂빌드나 클린을 실행할 경우 permission denied가 나옵니다 지금은 명령어 하나하나 마다 chmod +x 명령어를 사용해 허가를 주고있는데 이를 한번에 해결할 수 있는 방법은 없나요?==================

안녕하세요 🙂[1. 질문 챕터] : [Verilog HDL/FPGA 외전1 - 시계만들기] Chapter 3[2. 질문 내용] : 23분 즈음에 3개의 아키텍쳐의 결과를 정리해서 올려주신다고 했는데 결과가 없어서 질문드립니다!

CRITICAL WARNING: [Common 17-183] Failed to open handle xvlog.log. Please check access permission of directory '/home/j/Matbi_VerilogHDL_Season1'. You should restart the application from a writable working directory. 이런 경고문 뜨시는 분들은 build 파일이 들어있는 폴더에 접근 권한이 없어서 발생하는 문제인데, " Matbi_VerilogHDL_Season1"이 설치 되어있는 폴더로 가셔서sudo chmod -R 777 Matbi_VerilogHDL_Season1==> "Matbi_VerilogHDL_Season1" 디렉토리 하위 모든 폴더, 실행파일에 대하여 모든 사용자가 접근가능하게 변경하는 명령어이렇게 하시면 xvlog, xelab, xsim 접근이 가능해져서 문제가 해결됩니다... 저처럼 헤매시는 분들 계실까봐 공유해봐요!

지금 1번째 설치 부분부터 막혔는데 도와주세요우분투 22.04버전, vivado 2022.2 버전으로 다운받아서 했는데다운이 다 됐다가 저런식으로 warn이라고 뜨면서 안되는데 뭐가 문제일까요... 사실 처음에 vivado도 2024.1 버전으로 하다가 저런식으로 똑같이 문제돼서 우분투 완전히 삭제했다가 vivado 2022.2 버전으로 낮추고 다시 한거거든요그리고 강의에서는 20.04로 했는데 22.04로 해도 된다고 해서 그대로 했는데 그게 문제인건가요?설치하는데 시간이 너무 많이 잡아먹혀서 어떻게 해야될지 모르겠네요

안녕하세요 맛비님, 강의 잘 시청하고 있습니다! 강의를 보며 직접 ANN을 설계해보는 중에 궁금한 점이 있어 질문 드립니다.질문: Fully Connected Layer에서 제가 알기론 각 코어의 출력값이 순차적으로 나오는 것이 아니라 병렬로 나오는 것으로 알고 있습니다. 이 출력값들을 다음 층의 입력으로 전달하기 위해 메모리를 사용하려고 하는데, 이러한 상황에서 출력값을 메모리에 저장하는 가장 효율적인 방법이 무엇인지 궁금합니다. 

모듈을 따로 작성하고 따로 인스턴스화 하는 대신 Wrapper을 사용하는 이유는 합성/검증 과정에서 중간에 있는 인스턴스화 코드 부분을 수정하기보다는 맨 윗줄을 `define 부분만 수정하는 것(parameter와 유사한 이유)이 편리해서인가요?

안녕하세요 🙂전자공학과임에도 디지털회로와 코드에 많은 어려움을 겪고있는 학생이기에 강의를 친절히 잘 설명해주셔서 매우 감사합니다.실습파일까지 제공해주셔서 매우 감사히 잘 이용하고 있습니다.여기서 여쭤보고싶은것은 강의자료는 실습하다가 막히는 부분이 있으면 그때 비교해보라고 주신거라고 하셨는데,실제 강의 영상에서도 코드 설명 이후에 다 실습파일로 제공해주신것들을 이용하는것으로 알고있습니다.그렇게 실습은 그냥 하라는대로 다 따라하며 프로그램 다루는 법은 많이 익숙해졌지만각 단계를 ip를 만들고 프로젝트를 새로 하나 만들어서 넣는거 HWplatform 생성 블록디자인생성 비트스트림생성 wrapper생성을 각각 왜 하는지 모르겠습니다. 그런 과정에대한 이해도가 높아지려면 어떻게 해야할까요? 또 각 코드를 제가 아무것도 없는 상태에서 만들 수 있기는 커녕 코드만보고 Block diagram도 저 혼자서 눈에 그려지지 않는 상황입니다.코드를 제가 직접 다 따라 써봐야하는것인건가요? 만약 그래야한다면 손으로 노트에 코딩받아쓰기 혹은 직접 컴퓨터에 바로 써보는 활동중 어떤것을 더 추천하시나요?

Vivado Design Suite - HLx Editions Update 1 (4GB 정도)Vivado Design Suite - HLx Editions - 2018.3  Full Product Installation (19GB정도)Vivado Lab Solutions - 2018.3  Full Product Installation (여러가지 버전이 있는데, 수백 MB정도)어느것을 설치해야 할까요?

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================  펜타리눅스도 이용하기위해 우분투로 진행중인데 비바도는 켜지나 vitis가 켜지질안네요.. 명확한 오류내용이 없어서 구글링도 힘든데 어떤오류인지 알수있을까요?    

안녕하세요 🙂[1. 질문 챕터] : HDL 16장 실습편 9분 30초~ 의 시뮬레이션 wv 결과 화면[2. 질문 내용] : 시뮬레이션 결과를 보면 o_done과 현재 state가 reset_n이 0으로 입력되기 훨씬 전부터 각각 리셋되는 것으로 나타나는데 왜 이런 것인지 잘 이해가 되지 않습니다. (저는 don't care 'X' 상태가 reset_n=0전까지 유지될 것이라고 예상했습니다) 감사합니다.

안녕하세요 🙂[1. 질문 챕터] : [FPGA 8장] HW IP 를 제어하기 위한 AXI4-Lite Interface 이해하기 - 실습편 (HW Debug 를 위한 ILA 사용)에서 32분 38초정도에 run trigger for this ila core를 하면 50정도에서 중단되서 움직이지 않습니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : https://740280.tistory.com/37 이 링크대로 frequency 바꿔봤는데 그래도 그대로 멈춰있습니다.