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설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

AXI stream 관련 질문

382

Seokmin Hong

작성한 질문수 8

1

안녕하세요 🙂

RDMA - IP - WDMA 사이에서 데이터 전송할 때

  1. AXI stream을 사용하는 이유는 ready/valid 를 사용함으로써 data의 안정성을 보장하기 위함인가요?

  2. 데이터 이동 경로를 설계자 마음대로 바꿔도 되는건지도 궁금합니다. 예를들어 Wire로 연결...

  3. AXI lite, standard는 PL영역 밖의 장치 사이에서 사용하였는데요, stream 같은 경우에는 PL영역 내부에서의 데이터 이동에 쓰이지 않습니까 stream은 일반적으로 PL내부에서 많이 사용되나요?

 

질문이 많았는데.. 항상 좋은 강의와 질의응답에 감사드립니다!

 

verilog-hdl fpga 임베디드 amba

답변 1

0

설계독학맛비

안녕하세요 🙂

바로 답변드릴께요.

  1. 네 맞습니다. data 전송의 무결성을 보장하기 위함입니다.

  2. 질문을 정확하게 이해하지 못했는데요. ready/valid handshake 를 사용하지 않겠다는 뜻인 걸까요?
    그렇다면, 설계자 마음대로 하시면 됩니다. 다만 설계자가 data 전송을 보장해야합니다.

  3. stream I/F 는 기본적은 ready/valid handshake 를 base 로 하고, 최소한 Xilinx 진영에서는 잘 사용합니다. PL 내부에서 잘 사용해요.

즐공하세요 🙂

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