Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )

Tôi nghĩ đây là một bài giảng với nội dung không dễ nghe được ở đâu. Có những nội dung chi tiết như test coverage hay cách thiết lập môi trường thực tế, nếu không có tool thì phải làm thế nào, v.v... nên rất tốt. Đúng lúc tôi đang băn khoăn có nên chuyển career từ thiết kế Verilog sang verification Systemverilog hay không thì bài giảng này được đăng lên, thật là một bài giảng hay.

Thật tuyệt vời khi có thể học SystemVerilog một cách chi tiết như vậy. Tôi đã tìm kiếm những khóa học dễ hiểu và chi tiết nhưng không tìm được, rồi may mắn gặp được khóa học này. Có thể nắm bắt nội dung tổng quan qua mục lục, và việc giải thích chủ đề ngay từ đầu về những gì sẽ được trình bày đã giúp tôi hiểu bài học tốt hơn. Ngoài ra, việc giới thiệu môi trường có thể chạy code đã giúp tôi có thể chạy testbench đã viết. Nhờ đó mà có thể biết được kết quả nên cảm thấy thực tế hơn. Hơn nữa, có cả phần giải thích chi tiết về Design đối với DUT nên tôi đã hiểu được công việc verification là xác minh những gì. Mới nghe được một ít khóa học thôi nhưng cho đến hiện tại thì thực sự rất hài lòng.

Lý thuyết và thực hành được cân bằng một cách hợp lý, nên có thể nghe mà không cảm thấy quá nhàm chán. Cá nhân tôi thấy chương trình học rất gọn gàng và chi tiết đến mức chỉ cần nỗ lực thêm một chút nữa là có thể làm được, nên rất phù hợp cho người mới bắt đầu hoàn toàn, và cũng sẽ là một khóa học thỏa mãn cho những người muốn học lại kiến thức. Tôi đã quan tâm đến verification sau khi tìm hiểu sơ qua về SystemVerilog, Đây là ngành nghề và công việc hot gần đây nên nếu các bạn quan tâm thì nhất định nên học, sẽ giúp ích rất nhiều trong thị trường việc làm sau này.

SystemVerilog là lần đầu tôi học mà giống như bài giảng đại học và rất hay!! Suốt thời gian qua chỉ làm Verilog thôi, lần này có người nói thử học SystemVerilog xem sao nên tìm hiểu rồi nghe được khóa học này, quá tuyệt vời! Tôi đã nghe thử vài khóa học khác nhưng họ chỉ giới thiệu sơ sài về interface, class v.v... còn khóa này thì giảng chi tiết hết tất cả nội dung nên sau này có thắc mắc gì thì tìm trong mục lục rồi nghe lại phần đó cũng được. Cảm giác như giáo trình đại học thật sự chứ không phải như khóa học học viện?? Vừa giảng hết tất cả vừa chỉ ra những điểm quan trọng nên sau này tìm hiểu thêm hay áp dụng ngay cũng rất tiện 😆 Không phải chỉ liệt kê khái niệm tùm lum mà ngay từ đầu đã chỉ ra cấu trúc như thế nào, vai trò ra sao nên trong lúc nghe cũng có thể đoán được "à, đại khái là nội dung này, chức năng này" nên nghe dễ hiểu hơn Tuy nói là basic nhưng thực ra không phải basic đâu 😆😆😆 Ví dụ cũng giải thích chi tiết nên tự mình viết được một testbench rồi chạy thử, cách chạy simulation cũng giải thích kỹ nên rất tốt, có cả script nữa!! Sau này thêm các chức năng khác hay sequence?? BFM??? những thứ này vào rồi chạy thử, tăng coverage nữa thì có lẽ sẽ tốt nghiệp basic rồi 😊😊 Tôi tưởng sẽ cho một design rồi bảo viết testbench luôn, nhưng mà có giải thích design là gì, apb là gì, completer là gì nên đại khái hiểu được "à, cần verify cái này" nên rất hay, còn trong khóa học có thắc mắc gì mà hỏi thì giải thích rất chi tiết, cảm ơn nhiều! Tôi hoàn toàn recommend khóa học này!! Rất hài lòng 😊😊 Cũng đã giới thiệu cho mọi người xung quanh rồi!!!! Đặc biệt với các bạn ngành điện tử đã học Verilog thì dù không học SystemVerilog cũng nên học để ôn Verilog, tài liệu thực hành có cả code Verilog!!

Đây là một bài gi강 hữu ích để có thể hiểu về System Verilog.

Đây là khóa học mà tôi rất muốn giới thiệu cho những ai mới bắt đầu học SystemVerilog hoặc quan tâm đến lĩnh vực verification. Khóa học không chỉ tập trung vào lý thuyết mà tiến hành chủ yếu bằng code thực tế và thực hành, nên không chỉ dừng lại ở việc học cú pháp đơn thuần mà còn có thể hiểu một cách tự nhiên về cấu trúc Testbench và quy trình verification. Đặc biệt đối với sinh viên đang chuẩn bị tìm việc hoặc junior engineer mới tiếp xúc với verification, tôi nghĩ khóa học này sẽ là điểm khởi đầu tốt để xây dựng nền tảng vững chắc. Khóa học cũng đề cập đến những khái niệm cần thiết trong thực tế như Functional Coverage, Concurrency nên có thể có được cảm giác kết nối với công việc thực tế. Nhìn chung, khóa học có độ hoàn thiện cao và cân bằng tốt giữa thực hành và giải thích, tôi nghĩ đây sẽ là khóa học có ích lớn cho những ai muốn học SystemVerilog một cách có hệ thống.