Đánh giá chân thực của rlaalswo8132670, khóa học Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )

Tôi nghĩ đây là một bài giảng với nội dung không dễ nghe được ở đâu. Có những nội dung chi tiết như test coverage hay cách thiết lập môi trường thực tế, nếu không có tool thì phải làm thế nào, v.v... nên rất tốt. Đúng lúc tôi đang băn khoăn có nên chuyển career từ thiết kế Verilog sang verification Systemverilog hay không thì bài giảng này được đăng lên, thật là một bài giảng hay.

5