Tôi nghĩ đây là một bài giảng với nội dung không dễ nghe được ở đâu. Có những nội dung chi tiết như test coverage hay cách thiết lập môi trường thực tế, nếu không có tool thì phải làm thế nào, v.v... nên rất tốt. Đúng lúc tôi đang băn khoăn có nên chuyển career từ thiết kế Verilog sang verification Systemverilog hay không thì bài giảng này được đăng lên, thật là một bài giảng hay.

Thật tuyệt vời khi có thể học SystemVerilog một cách chi tiết như vậy. Tôi đã tìm kiếm những khóa học dễ hiểu và chi tiết nhưng không tìm được, rồi may mắn gặp được khóa học này. Có thể nắm bắt nội dung tổng quan qua mục lục, và việc giải thích chủ đề ngay từ đầu về những gì sẽ được trình bày đã giúp tôi hiểu bài học tốt hơn. Ngoài ra, việc giới thiệu môi trường có thể chạy code đã giúp tôi có thể chạy testbench đã viết. Nhờ đó mà có thể biết được kết quả nên cảm thấy thực tế hơn. Hơn nữa, có cả phần giải thích chi tiết về Design đối với DUT nên tôi đã hiểu được công việc verification là xác minh những gì. Mới nghe được một ít khóa học thôi nhưng cho đến hiện tại thì thực sự rất hài lòng.