Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)

Tổng hợp (Synthesis)

Tổng hợp (Synthesis) là gì?

• Chuyển đổi thiết kế mức Register Transfer Level (RTL) được viết bằng các ngôn ngữ HDL như Verilog sang mức Gate Level.

• Trong quá trình chuyển đổi, thiết kế được tối ưu hóa theo các ràng buộc gọi là Synopsys Design Constraint

• Cuối cùng, thực hiện Mapping với các Standard cell được cung cấp bởi Foundry.

  
  

Khởi đầu của việc hiện thực hóa thiết kế mạch kỹ thuật số, học về tổng hợp (synthesis).

Bắt đầu giai đoạn thực thi thiết kế mạch kỹ thuật số, phải hiểu đúng thì chip mới được hoàn thiện.

Tổng hợp là cánh cửa đầu tiên kết nối giữa giai đoạn trừu tượng và giai đoạn vật lý.
Cuối cùng, hiểu về tổng hợp chính là hiểu về toàn bộ quá trình thiết kế mạch.
Trong thực tế, các doanh nghiệp luôn ưu tiên những nhân viên mới có kinh nghiệm về tổng hợp và kiểm chứng thời gian (timing).
Tuy nhiên, vì các công cụ liên quan rất đắt đỏ và khó tiếp cận nên đây là lĩnh vực rất khó để học tại trường hoặc tự học.
Trong khóa học này, bạn có thể trải nghiệm từng bước quy trình tổng hợp dựa trên Design Compiler được sử dụng trong thực tế,
đồng thời được giải thích về nhiều khái niệm được sử dụng trong công việc thực thi mạch (circuit implementation) bên cạnh việc tổng hợp.

Những nội dung được đề cập trong bài giảng về tổng hợp (synthesis)

• Phần 1. Nội dung cơ bản về Mạch logic kỹ thuật số (Digital Logic Circuit) cần thiết cho quá trình tổng hợp (Synthesis)

  • Hệ thống kỹ thuật số

  • Khái niệm Timing

• Phần 2. Hiểu chi tiết về quy trình thiết kế chip kỹ thuật số (Digital Chip Design Flow)

  • SoC / ASIC

  • Quy trình Physical Implementation (Front-End) / Physical Design (Back-End)

• Phần 3. Hiểu về tổng hợp bằng cách sử dụng Synopsys Design Compiler, công cụ tổng hợp được sử dụng phổ biến nhất trong thực tế.

  • Thiết lập thiết kế (Design Setup)

  • Synopsys Design Constraints (SDC)

  • Kỹ thuật tổng hợp (Synthesis Techniques)

  • Phân tích thời gian (Timing Analysis)

    
    

Những gì đạt được thông qua khóa học về tổng hợp (synthesis)

• Các bước chuẩn bị cần thiết cho quá trình tổng hợp (synthesis)

• Hiểu các lệnh SDC để tối ưu hóa thiết kế

• Khái niệm và phân tích Timing

• Các kỹ thuật khác nhau trong quá trình Compile

• Hiểu biết về các thuật ngữ được sử dụng trong thực tế công việc

Chuẩn bị

• Vì đây là quá trình ánh xạ (mapping) bản thiết kế kỹ thuật số (Digital Design) thành các cổng (Gate) có "thực thể", nên cần có các kiến thức tiên quyết dưới đây:

  • Mạch logic kỹ thuật số

  • Nguyên lý hoạt động của CMOS

  • Kiến thức cơ bản về ngôn ngữ Verilog

• Môi trường Linux

  • Mặc dù không phải là yêu cầu bắt buộc đối với nội dung bài giảng, nhưng trong thực tế công việc, tất cả đều sử dụng môi trường Linux.

• TCL để giao tiếp với công cụ EDA

  • Tương tự như vậy, đây không phải là yêu cầu bắt buộc, nhưng bạn nên dành thời gian rảnh để học thêm.

    
    

Trang web tham khảo nội dung học tập liên quan đến bài giảng

• TCL, ngôn ngữ Script được sử dụng nhiều nhất trong lĩnh vực PI / PD

  • https://tcltk.co.kr

Đang diễn ra khóa học thử thách thực hành

• Nếu bạn muốn tiến hành thực hành sau khi nghe bài giảng?

  • Đang triển khai khóa học thử thách trên Inflearn [Thử thách thực hành tổng hợp trong 2 tuần] (Giới hạn 5 người đăng ký sớm nhất mỗi khóa)

    • Tuyển sinh khóa 3: https://inf.run/ePpjr

  • Đây là một cơ hội rất tốt để trải nghiệm thử Design Compiler của công ty Synopsys.