강의

N
챌린지

멘토링

N
클립

커뮤니티

NEW
Hardware

/

Semiconductor

Basic UVM Testbench ( Xác thực thiết kế mạch )

Thông qua khóa học này, bạn sẽ hiểu về thư viện UVM Class và nắm vững kỹ thuật thiết kế Testbench sử dụng UVM.

18 học viên đang tham gia khóa học này

Độ khó Cơ bản

Thời gian 6 tháng

  • MetaEncore
Verilog HDL
Verilog HDL
system-verilog
system-verilog
uvm
uvm
Verilog HDL
Verilog HDL
system-verilog
system-verilog
uvm
uvm

Bạn sẽ nhận được điều này sau khi học.

  • Khái niệm cơ bản về SystemVerilog Testbench

  • Hiểu về các thành phần UVM và cách viết Testbench

  • Kỹ thuật mô phỏng UVM (sử dụng VCS)


Xác minh UVM, bạn vẫn còn thấy khó?
[UVM TB] Sự tự tin thay đổi ngay từ khâu thiết kế.

Thực hiện xác minh thiết kế chip phức tạp một cách tự tin thông qua thiết kế UVM Testbench
Đây chính là năng lực cốt lõi của một kỹ sư xác minh có kinh nghiệm.


Dự án của bạn bị trì hoãn do lỗi thiết kế RTL và phải thức đêm liên tục?

Bạn đã từng trải qua việc thiết kế lại (re-spin) và cảm thấy thất vọng vì lỗi xác minh chức năng chưa?

Bạn có đang bỏ lỡ những phần quan trọng do xem nhẹ tầm quan trọng của việc xác minh trong quy trình thiết kế SOC phức tạp không?

Thông qua khóa học này, bạn sẽ xây dựng nền tảng vững chắc trong thiết kế UVM Testbench,
và trở thành một kỹ sư tự tin trong việc xác minh ngay cả những thiết kế chip phức tạp.


Từ hiểu biết về thư viện lớp UVM
đến kỹ thuật thiết kế testbench UVM thực tế,
phát triển năng lực cốt lõi để xác minh thiết kế chip phức tạp.


Vượt qua việc học lý thuyết đơn thuần,
giúp bạn tiến thêm một bước như một kỹ sư xác minh và phát triển thành
chuyên gia được công nhận tại hiện trường.

Sau khi hoàn thành khóa học này, bạn sẽ


Hiểu rõ các nguyên tắc cốt lõi của thiết kế UVM Testbench.

  • Hiểu sâu về cấu trúc thư viện lớp UVM và vai trò của từng thành phần, từ đó có thể tự xây dựng kỹ thuật thiết kế testbench dựa trên UVM - yếu tố thiết yếu cho việc xác minh thiết kế chip phức tạp.
    Nếu bạn có kinh nghiệm thiết kế Verilog HDL hoặc SystemVerilog TB, việc chuyển đổi sang UVM sẽ trở nên dễ dàng hơn nhiều.

Trang bị khả năng xây dựng testbench UVM hướng tới thực tiễn.

  • Nắm vững các khái niệm chính của UVM như UVM component, transaction, sequence, cơ chế Configuration và Factory, giao tiếp TLM thông qua các buổi trình diễn thực tế và bài thực hành (Lab). Qua đó, dựa trên sự hiểu biết về toàn bộ quy trình thiết kế SOC từ thiết kế RTL đến tapeout, bạn có thể tự tin viết testbench có thể áp dụng ngay trong môi trường verification thực tế.

Thực hiện xác minh hiệu quả trong môi trường mô phỏng UVM.

  • Làm quen với quy trình mô phỏng UVM trong môi trường trình mô phỏng tiêu chuẩn công nghiệp như Synopsys VCS, và trải nghiệm quy trình xác thực thực tế bao gồm phân trang component, sử dụng transaction/sequence, triển khai monitor và scoreboard, viết functional coverage, v.v. Thông qua đó, có thể xây dựng một cách có hệ thống bộ kỹ năng cần thiết với tư cách là kỹ sư xác thực và đóng góp vào việc nâng cao tỷ lệ thành công của dự án.

Xây dựng nền tảng phát triển với tư cách là kỹ sư xác thực.

  • Hiểu được xu hướng thiết kế và xác minh bán dẫn mới nhất, nhận thức được tầm quan trọng của xác minh UVM trong việc ngăn ngừa thiết kế lại (re-spin) do lỗi chức năng. Thông qua khóa học này, bạn có thể nâng cao khả năng viết testbench UVM, trở thành chuyên gia xác minh trong lĩnh vực thiết kế SOC/IP hoặc tăng cường năng lực nghề nghiệp liên quan.


✔️

Bí quyết cốt lõi để xây dựng
môi trường kiểm chứng UVM

Xác minh dựa trên UVM,
Nâng cao năng lực thực tế

Khóa học này bao quát một cách có hệ thống từ việc hiểu Class Library của UVM (Universal Verification Methodology) - yếu tố cốt lõi trong xác minh thiết kế bán dẫn phức tạp, cho đến kỹ thuật thiết kế Testbench. Dựa trên các khái niệm cơ bản của SystemVerilog Testbench, bạn sẽ học sâu về các yếu tố UVM và nắm vững kỹ thuật mô phỏng UVM sử dụng trình mô phỏng VCS thực tế.

Thiết kế và Mô phỏng
UVM Testbench Thực tế

Trong khóa học, chúng ta sẽ đi sâu vào các phương pháp thiết kế các thành phần UVM cốt lõi như cấu trúc UVM Testbench, cơ chế Phasing, ứng dụng Transaction và Sequence. Đặc biệt, bạn có thể rèn luyện kỹ năng thực tế thông qua việc trực tiếp viết Testbench trong môi trường trình mô phỏng Synopsys VCS và thực hành từ xuất thông báo, tạo Stimulus, cấu hình Component cho đến triển khai Monitor và Scoreboard.

Mã nguồn và tài liệu
kiểm chứng UVM

Tất cả mã nguồn liên quan đến cấu trúc UVM Testbench và các file ví dụ được sử dụng trong khóa học đều được cung cấp. Thông qua đó, bạn có thể trực tiếp thực thi mô phỏng VCS và học tập theo hướng thực hành các khái niệm chính của UVM như UVM Class Tree, Architecture, Phasing, Transaction, Sequence, Configuration, Factory, TLM communication, từ đó nâng cao năng lực thực tế với tư cách là kỹ sư verification.


📚

Bắt đầu vững chắc với
tự động hóa xác thực dựa trên UVM!

섹션1_소개

Phần 1

Tổng quan về UVM và thiết lập môi trường kiểm chứng

Trong phần này, chúng ta sẽ giới thiệu tổng quan về nội dung khóa học UVM testbench và giải thích tầm quan trọng của quy trình thiết kế SOC. Ngoài ra, chúng ta sẽ tìm hiểu về xu hướng verification hiện đại và vai trò của UVM, đồng thời làm rõ mục tiêu khóa học cũng như các yêu cầu tiên quyết.


섹션2_소개

Phần 2

Ôn tập lập trình hướng đối tượng SystemVerilog

Ôn tập các khái niệm lập trình hướng đối tượng (OOP) của SystemVerilog, nền tảng của UVM. Củng cố hiểu biết về class, kế thừa, đa hình, interface, cũng như các pattern static và singleton để xây dựng nền tảng cho việc thiết kế các component UVM.


섹션3_소개

Phần 3

Cấu trúc testbench UVM và các thành phần

Học về cấu trúc cơ bản của testbench UVM và cấu trúc phân cấp của thư viện lớp cơ sở UVM. Hiểu vai trò và cách hoạt động của các lớp component UVM, đồng thời học cách xây dựng kiến trúc testbench UVM thực tế.


섹션4_소개

Phần 4

Hiểu về cơ chế UVM Phasing

Tìm hiểu sâu về cơ chế Phasing kiểm soát luồng thực thi của testbench UVM. Hiểu được nguyên lý hoạt động của các phase trong component và kỹ thuật Phase Objection, đồng thời vận dụng chúng để quản lý mô phỏng test một cách hiệu quả.


섹션5_소개

Phần 5

Mô hình hóa và sử dụng UVM Transaction

Hiểu được tầm quan trọng của transaction trong testbench UVM và học cách thiết kế cũng như sử dụng lớp transaction. Nắm vững cách triển khai và sử dụng các ràng buộc (constraints), transaction được tham số hóa, và các phương thức của transaction.


섹션6_소개

Phần 6

Tạo Stimulus sử dụng UVM Sequence

Học cách viết và thực thi test sequence sử dụng UVM sequence class. Học cách triển khai các test scenario phức tạp bằng cách sử dụng Top Sequencer và Top Sequence, và quản lý thư viện sequence.


섹션7_소개

Phần 7

Cơ chế UVM Configuration và Factory

Hiểu về cấu trúc phân cấp và cơ chế cấu hình của các component UVM. Học cách tạo và quản lý các component một cách động bằng UVM Factory, từ đó nâng cao tính linh hoạt và khả năng mở rộng của testbench.


섹션8_소개

Phần 8

Giao tiếp giữa các thành phần UVM (TLM)

Học các kỹ thuật Transaction Level Modeling (TLM) để giao tiếp hiệu quả giữa các component UVM. Hiểu các tiêu chuẩn TLM 1.0 và TLM 2.0, đồng thời xây dựng môi trường verification bằng cách sử dụng monitor và scoreboard.


섹션9_소개

Phần 9

Viết UVM Scoreboard và Coverage chức năng

Thiết kế UVM scoreboard để xác minh hoạt động của DUT và định nghĩa functional coverage để đảm bảo tính hoàn thiện của quá trình xác minh. Học về vai trò của monitor trong agent và phương pháp đo lường coverage.


Có thể giải quyết những
băn khoăn của những người như thế này!

📌

Người mới bắt đầu làm kỹ sư xác thực bán dẫn

Những người đã xây dựng môi trường kiểm chứng dựa trên Verilog nhưng đang đối mặt với tình huống cần phải áp dụng SystemVerilog và UVM do thiết kế ngày càng phức tạp

📌

Kỹ sư xác thực có kinh nghiệm

Những người đã có kinh nghiệm viết Testbench bằng Verilog nhưng muốn học có hệ thống phương pháp luận UVM để nâng cao khả năng tái sử dụng và năng suất, theo kịp xu hướng verification hiện đại

📌

Nhà thiết kế SystemVerilog

Những người cần viết Testbench trực tiếp để kiểm chứng chức năng và hiệu năng của mã RTL đã thiết kế, nhưng cảm thấy bế tắc vì mức độ trừu tượng và khái niệm hướng đối tượng của UVM

Lưu ý trước khi đăng ký khóa học


Môi trường thực hành

  • Hệ điều hành: Linux (khuyến nghị Ubuntu, v.v.)

  • Trình mô phỏng: Synopsys VCS (sử dụng trong khóa học)

  • Cấu hình PC: Khuyến nghị RAM từ 8GB trở lên, dung lượng ổ đĩa từ 50GB trở lên

Kiến thức tiên quyết và lưu ý

  • Cần hiểu cú pháp cơ bản và lớp (class) của SystemVerilog.

  • Kinh nghiệm lập trình hướng đối tượng (OOP) sẽ giúp ích rất nhiều cho việc học tập.

  • Nên quen thuộc với môi trường dòng lệnh Linux.

  • Nếu có kinh nghiệm sử dụng simulator sẽ càng hiệu quả hơn.

Tài liệu học tập

  • Tài liệu PDF của các bài Lab được thực hiện trong khóa học sẽ được cung cấp.

  • Mã code ví dụ thực hành và thư viện UVM sẽ được cung cấp.

  • Hướng dẫn thiết lập môi trường mô phỏng VCS được bao gồm.


Khuyến nghị cho
những người này

Khóa học này dành cho ai?

  • Những người muốn bắt đầu verification và muốn thử sử dụng UVM

  • Những người muốn chuyển đổi từ Verilog TB sang SV, UVM TB

Cần biết trước khi bắt đầu?

  • Xử lý lệnh và scripting trong môi trường Linux

  • Kinh nghiệm thiết kế, xác minh Verilog, SystemVerilog

  • Kinh nghiệm lập trình hướng đối tượng - Plus

Xin chào
Đây là

118

Học viên

14

Đánh giá

10

Trả lời

5.0

Xếp hạng

5

Các khóa học

Nhu cầu thị trường đối với các loại chip chuyên dụng (ASIC, application-specific integrated circuit) như AI (Trí tuệ nhân tạo) và IoT (Internet vạn vật) đang ngày càng tăng cao, và trên thực tế có rất nhiều loại chip đang được thiết kế, nhưng hiếm khi chúng thực sự dẫn đến những thay đổi thiết thực trong cuộc sống.

Điều này là do nhiều thiết kế ASIC bị lỗi về mặt chức năng hoặc không đáp ứng được các điều kiện hiệu suất như kế hoạch đã đề ra. Để tạo ra những sản phẩm bán dẫn tốt giúp cuộc sống của chúng ta trở nên phong phú hơn, cần có các dịch vụ cung cấp khả năng kiểm chứng tính năng và hiệu suất nâng cao, có thể xử lý được các thiết kế ngày càng quy mô và phức tạp. MetaEncore là công ty hướng tới mục tiêu gia tăng số lượng các loại chip bán dẫn mang lại lợi ích cho con người bằng cách cung cấp các dịch vụ như vậy.

Chương trình giảng dạy

Tất cả

45 bài giảng ∙ (9giờ 43phút)

Tài liệu khóa học:

Tài liệu bài giảng
Ngày đăng: 
Cập nhật lần cuối: 

Đánh giá

Chưa có đủ đánh giá.
Hãy trở thành tác giả của một đánh giá giúp mọi người!

9.052.126 ₫

Khóa học khác của MetaEncore

Hãy khám phá các khóa học khác của giảng viên!

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )Course Thumbnail

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )

MetaEncore

Bạn sẽ học được cú pháp cơ bản của SystemVerilog và kỹ thuật thiết kế testbench sử dụng Class của SystemVerilog. Ngoài ra, bạn có thể trải nghiệm và học toàn bộ chu trình cơ bản của việc xác minh thiết kế mạch phần cứng bằng cách sử dụng VCS của Synopsys - công cụ EDA được sử dụng trong thực tế. Từ khóa liên quan 시스템베릴로그, 시스템베리로그, SystemVerilog, 베릴로그, 베리로그, Verilog, SOC, 회로설계, 회로검증, 검증, Verification, 칩설계, 칩검증, 삼성전자, 하이닉스, 신입교육, 사내교육, 시높시스, VCS, 반도체, 취업, 경력, 펩리스

Basic

Basic

Verilog HDL, system-verilog, verification

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )Course Thumbnail

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )

MetaEncore

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai Thiết kế Mạch Số)Course Thumbnail

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai Thiết kế Mạch Số)

MetaEncore

Chip bán dẫn được thiết kế và sản xuất qua những giai đoạn nào? Chúng ta sẽ tìm hiểu từng bước về các khái niệm cơ bản của mạch logic cần thiết trong công việc PI(Physical Implementation) /PD(Physical Design) và Quy trình Thiết kế Chip, đồng thời tìm hiểu về các khái niệm chính trong quá trình tổng hợp dựa trên công cụ được sử dụng để thiết kế mạch chip kỹ thuật số trong thực tế.

Beginner

Beginner

EDA, digital-logic, vlsi

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai Thiết kế Mạch Số)Course Thumbnail

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai Thiết kế Mạch Số)

MetaEncore

Khóa học tương tự

Khám phá các khóa học khác trong cùng lĩnh vực!

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )Course Thumbnail

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )

MetaEncore

Bạn sẽ học được cú pháp cơ bản của SystemVerilog và kỹ thuật thiết kế testbench sử dụng Class của SystemVerilog. Ngoài ra, bạn có thể trải nghiệm và học toàn bộ chu trình cơ bản của việc xác minh thiết kế mạch phần cứng bằng cách sử dụng VCS của Synopsys - công cụ EDA được sử dụng trong thực tế. Từ khóa liên quan 시스템베릴로그, 시스템베리로그, SystemVerilog, 베릴로그, 베리로그, Verilog, SOC, 회로설계, 회로검증, 검증, Verification, 칩설계, 칩검증, 삼성전자, 하이닉스, 신입교육, 사내교육, 시높시스, VCS, 반도체, 취업, 경력, 펩리스

Basic

Basic

Verilog HDL, system-verilog, verification

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )Course Thumbnail

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )

MetaEncore

Triển khai hệ thống Ethernet thực tế học từ FPGA – Thiết kế truyền thông Gigabit dựa trên TEMAC IPCourse Thumbnail

Triển khai hệ thống Ethernet thực tế học từ FPGA – Thiết kế truyền thông Gigabit dựa trên TEMAC IP

EasyFPGA

Khóa học này giới thiệu phương pháp thiết kế hệ thống truyền thông Gigabit Ethernet sử dụng AMD FPGA và TEMAC IP. Chúng ta sẽ tạo và cấu hình TEMAC IP trong Vivado, kết nối với module Top để thiết kế một hệ thống phần cứng có khả năng truyền và nhận khung Ethernet ở tốc độ 1Gbps. Các khái niệm cơ bản về giao thức Ethernet, cấu trúc khung, phương pháp gỡ lỗi (như ILA, Wireshark) cũng sẽ được học cùng nhau. Thiết kế RTL phản hồi ARP và truyền UDP, sau đó đo lường hiệu suất trên PC.

Basic

Basic

Verilog HDL, FPGA, ethernet

Triển khai hệ thống Ethernet thực tế học từ FPGA – Thiết kế truyền thông Gigabit dựa trên TEMAC IPCourse Thumbnail

Triển khai hệ thống Ethernet thực tế học từ FPGA – Thiết kế truyền thông Gigabit dựa trên TEMAC IP

EasyFPGA

Verilog FPGA Program 6 - DDR Arbiter (Arty A7-35T)Course Thumbnail

Verilog FPGA Program 6 - DDR Arbiter (Arty A7-35T)

alex

Khóa học này hiện thực hóa DDR Memory Arbiter.

Basic

Basic

FPGA, Verilog HDL

Verilog FPGA Program 6 - DDR Arbiter (Arty A7-35T)Course Thumbnail

Verilog FPGA Program 6 - DDR Arbiter (Arty A7-35T)

alex

Triển khai UART trên FPGACourse Thumbnail

Triển khai UART trên FPGA

EasyFPGA

UART là một phương thức giao tiếp nối tiếp cơ bản và được sử dụng rộng rãi, là một chủ đề học tập rất phù hợp cho người mới bắt đầu tiếp cận thiết kế FPGA. Trong khóa học này, chúng ta sẽ tìm hiểu chi tiết về nguyên lý giao tiếp và cấu trúc khung của UART, sau đó tiến hành quá trình tự triển khai logic truyền nhận thông qua thiết kế RTL (Register Transfer Level) dựa trên hiểu biết đó. Bằng cách triển khai UART trên FPGA, bạn có thể phát triển một cách có hệ thống năng lực thiết kế mạch kỹ thuật số và tích lũy kinh nghiệm kiểm tra hoạt động ở cấp độ phần cứng thực tế thông qua mô phỏng và kiểm định. Ngoài ra, bạn cũng sẽ học cách sử dụng Soft Processor như MicroBlaze và Xilinx UART IP, từ đó hiểu rộng hơn về quy trình thiết kế hệ thống dựa trên bộ xử lý và cấu hình giao diện. Qua đó, bạn có thể trang bị năng lực phát triển toàn diện, bao gồm cả thiết kế logic và thiết kế bộ xử lý.

Basic

Basic

FPGA, system-verilog, uart

Triển khai UART trên FPGACourse Thumbnail

Triển khai UART trên FPGA

EasyFPGA

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)Course Thumbnail

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)

alex

Bài giảng này sẽ triển khai DDR Memory Arbiter.

Basic

Basic

Verilog HDL, FPGA

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)Course Thumbnail

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)

alex