UVM 기초를 잘 쌓을 수 있을 것 같습니다.

저번 시스템베릴로그랑 강의 겹치는 부분이 있을까 싶어 들어봤는데 내용도 더 나아가서 부가 설명도 해주시고 좋았어요 uvm 기초 쌓기 좋은거같아여

이번 강의를 통해 디지털 논리 회로부터 합성 과정까지 체계적으로 이해할 수 있어 많은 도움이 되었습니다. 각 섹션이 단계별로 구성되어 있어 초보자도 흐름을 따라가기 쉽고, 실무에서 자주 접하는 개념들을 명확하게 설명해 주셔서 이해가 잘 되었습니다. 특히 Timing 분석과 합성 과정 설명이 실제 업무에 바로 적용할 수 있을 정도로 유익했습니다. 예제와 설명의 균형이 잘 맞아 복잡한 내용도 부담 없이 학습할 수 있었습니다. 잘들었습니다.

반도체 설계 분야 강의에 이렇게 자세하고 깔끔하게 설명해주는 강의가 있었는지 싶네요.. 너무 좋은 영상 감사합니다. 실제 디자인하우스에서 진행되는 flow를.. 무엇보다 한국어로 이렇게 친절하게 설명해주시는 영상.. 너무 귀하고 반가웠습니다. 차분하게 설명해주시고 귀에도 쏙쏙 들어와서 다른 분들에게도 추천할 것 같아요 반도체 설계 쪽을 처음 입문하시는 분들에게 딱 맞는 강의일 것 같습니다. 좋은 품질의 강의 다시 한번 감사드립니다! 또 다른 강의가 올라오는지 기다리게 될 것 같아요~

반도체 설계 쪽은 늘 어렵고 멀게만 느껴졌는데, 이 강의 들으면서 생각이 완전히 달라졌습니다. 처음엔 용어도 낯설고 흐름도 잘 안 잡혔는데, 강사님이 하나하나 쉽게 풀어주시니까 자연스럽게 이해가 되더라고요.. 덕분에 이 분야에 대한 흥미도 생기고, 더 공부해보고 싶다는 생각이 들었어요. 어렵다고만 생각했던 내용을 이렇게 흥미롭게 알려주셔서 정말 감사했습니다!!

SoC Physical Design Engineer입니다. ASIC 업계에 종사하고 있으며, Front End Engineer와 함께 협업을 통해 Tapeout하는 동안 Front End의 업무를 이해하고자 수강하게 되었습니다. 나아가, RTL Design에 대한 지식도 습득하게 되어 좋은 것 같습니다. 시간이 여유로울 때 듣다보니 힐링되는 것 같았습니다. 설명을 차분하게 잘 해주시고, 놓치고 있던 Point를 다시 머리에 새기게 되었습니다. Tape-Out Flow에 있어 궁금한 사항도 있었고, 새로 알게된 사항이 있어 좋았습니다. 앞으로 업무 수행에 있어, 좋은 참고가 될 것 같습니다. 감사합니다.

쉽게 들을 수 없는 내용의 강의라고 생각합니다. test coverage 같은 내용이나 실제 환경을 어떻게 세팅하는지 만약 툴이 없다면 어떻게 해야 할지 등에 세세한 내용까지 있어서 좋았습니다. Verilog 설계에서 Systemverilog 검증으로 커리어를 바꿀지 고민하던 찰나에 올라와서 좋은 강의였습니다.

시스템 베릴로그에 대해 알 수 있는 유익한 강의였습니다.

SystemVerilog을 세세하게 배울 수 있어서 정말 좋았습니다. 쉽고 자세한 강의를 찾고 있었는데 못 찾았다가 이 강의를 만났습니다. 목차로 대강 내용 파악할 수 있고, 초반에 어떤 이야기를 하는지 주제에 대해 설명해주셔서 이해하는데 도움이 됐습니다. 또 해당 코드를 돌릴 수 있는 환경을 소개해줘서 작성한 testbench 돌릴 수 었습니다. 이로 인해 결과물을 알 수 있어서 더 와닿았습니다. 또한 DUT에 대해 Design에 대한 설명도 자세히 있어서 검증 업무가 어떤 것을 검증하는 것인지 파악이 됐습니다. 이제 강의 조금 들었는데 현재까지 정말 만족합니다.

이론과 실습이 균형 잡혀 진행 되서, 크게 지루하지 않게 들을 수 있었습니다. 개인적으로 조금만 더 노력하면 될 정도로 커리큘럼이 깔끔하고 자세해서, 완전 초심자도 접하기 좋고, 다시 지식을 익히는 사람에게도 만족스러운 강의가 될 것 같습니다. 간단하게 SystemVerilog를 보며 검증에 대해 관심이 생겼었는데, 최근에 핫한 직군이고 직무이니 만큼 관심 있는 분들이라면 꼭 들으시면 향후에 취업시장에서도 도움이 정말 많이 될 것 같습니다.