반도체 설계 분야 강의에 이렇게 자세하고 깔끔하게 설명해주는 강의가 있었는지 싶네요.. 너무 좋은 영상 감사합니다. 실제 디자인하우스에서 진행되는 flow를.. 무엇보다 한국어로 이렇게 친절하게 설명해주시는 영상.. 너무 귀하고 반가웠습니다. 차분하게 설명해주시고 귀에도 쏙쏙 들어와서 다른 분들에게도 추천할 것 같아요 반도체 설계 쪽을 처음 입문하시는 분들에게 딱 맞는 강의일 것 같습니다. 좋은 품질의 강의 다시 한번 감사드립니다! 또 다른 강의가 올라오는지 기다리게 될 것 같아요~

반도체 설계 쪽은 늘 어렵고 멀게만 느껴졌는데, 이 강의 들으면서 생각이 완전히 달라졌습니다. 처음엔 용어도 낯설고 흐름도 잘 안 잡혔는데, 강사님이 하나하나 쉽게 풀어주시니까 자연스럽게 이해가 되더라고요.. 덕분에 이 분야에 대한 흥미도 생기고, 더 공부해보고 싶다는 생각이 들었어요. 어렵다고만 생각했던 내용을 이렇게 흥미롭게 알려주셔서 정말 감사했습니다!!

SoC Physical Design Engineer입니다. ASIC 업계에 종사하고 있으며, Front End Engineer와 함께 협업을 통해 Tapeout하는 동안 Front End의 업무를 이해하고자 수강하게 되었습니다. 나아가, RTL Design에 대한 지식도 습득하게 되어 좋은 것 같습니다. 시간이 여유로울 때 듣다보니 힐링되는 것 같았습니다. 설명을 차분하게 잘 해주시고, 놓치고 있던 Point를 다시 머리에 새기게 되었습니다. Tape-Out Flow에 있어 궁금한 사항도 있었고, 새로 알게된 사항이 있어 좋았습니다. 앞으로 업무 수행에 있어, 좋은 참고가 될 것 같습니다. 감사합니다.

쉽게 들을 수 없는 내용의 강의라고 생각합니다. test coverage 같은 내용이나 실제 환경을 어떻게 세팅하는지 만약 툴이 없다면 어떻게 해야 할지 등에 세세한 내용까지 있어서 좋았습니다. Verilog 설계에서 Systemverilog 검증으로 커리어를 바꿀지 고민하던 찰나에 올라와서 좋은 강의였습니다.

시스템 베릴로그에 대해 알 수 있는 유익한 강의였습니다.

SystemVerilog을 세세하게 배울 수 있어서 정말 좋았습니다. 쉽고 자세한 강의를 찾고 있었는데 못 찾았다가 이 강의를 만났습니다. 목차로 대강 내용 파악할 수 있고, 초반에 어떤 이야기를 하는지 주제에 대해 설명해주셔서 이해하는데 도움이 됐습니다. 또 해당 코드를 돌릴 수 있는 환경을 소개해줘서 작성한 testbench 돌릴 수 었습니다. 이로 인해 결과물을 알 수 있어서 더 와닿았습니다. 또한 DUT에 대해 Design에 대한 설명도 자세히 있어서 검증 업무가 어떤 것을 검증하는 것인지 파악이 됐습니다. 이제 강의 조금 들었는데 현재까지 정말 만족합니다.

이론과 실습이 균형 잡혀 진행 되서, 크게 지루하지 않게 들을 수 있었습니다. 개인적으로 조금만 더 노력하면 될 정도로 커리큘럼이 깔끔하고 자세해서, 완전 초심자도 접하기 좋고, 다시 지식을 익히는 사람에게도 만족스러운 강의가 될 것 같습니다. 간단하게 SystemVerilog를 보며 검증에 대해 관심이 생겼었는데, 최근에 핫한 직군이고 직무이니 만큼 관심 있는 분들이라면 꼭 들으시면 향후에 취업시장에서도 도움이 정말 많이 될 것 같습니다.

systemverilog 는 처음 배워보는데 되게 대학강의 같고 좋네여!! 그동안 Verilog 만 하다가 이번에 Systemverilog 한 번 해보는게 어떻겠냐고 얘기 들어서 찾아보다 강의 듣게 되었는데 너무 좋아요! 다른 강의도 몇몇 들어봤는데 약간 가볍게 interface 다 class 다 이런것들만 잠깐잠깐 알려주시는데 이거는 세세하게 내용 다 다뤄주셔서 나중에 궁금한거 있으면 여기 목차서 찾아서 그 부분만 다시 들어봐도 좋을 거 같아여 약간 학원 강의보다는 진짜 대학 원서느낌?? 다 짚어주시기도 하구 또 그중에서 중요한것만 또 짚어주셔서 나중에 모르는거 찾아보기도, 또 배운거 바로 써먹기두 좋은 것 같아요ㅕ 그냥 개념 나열만 따다닥 하는게 아니라 시작할 때 이런 구조고 이런 역할 한다 짚어주셔서 개념 듣는 도중에도 아 대강 이런 내용이구나 이런 기능 하겟다 짐작이 가서 더 듣기 좋았던 것 같아요 basic 이라 하는데 사실 basic 아닌거 같구 ㅋㅋㅋ 예제도 설명 자세히 나와있어서 그래도 혼자서 testbench 하나 작성해서 돌려보고 또 시뮬레이션도 돌리는 방법도 자세히 설명해주셔서 너무 좋았구 스크립트도 있어서 너무 좋았어요!! 나중에 여기서 다른 기능들이나 시퀀스?? BFM??? 이런거 추가해서 돌려보고 coverage 도 높여보고 하면 basic 은 졸업 할 것 같아여 ㅎㅎ 당장 디자인 하나 주시고 testbench 작성하는 건줄 알았는데 그래도 design 이 뭔지 설명도 있고 또 apb 가 뭔지 completer 가 뭔지 이런것도 적혀있어서 대강 아 이거 검증하란거구나 알 수 있어서 되게 좋았구, 또 강의에서 모르는거 생겨서 질문 드렸는데 되게 자세히 설명 주셔서 감사했어요! 저는 강의 완전 추천!! 만족합니다 ㅎㅎ 주변에도 소개 조금 했어용ㅇ!!!! 전자과 특히 verilog 공부하신 분들께는 굳이 systemverilog 안하시더라도 verilog 공부 용으로도 좋을 거 같아요 실습 자료에 verilog 코드도 있음!!

SystemVerilog를 처음 배우거나 검증 분야에 관심 있는 분들에게 꼭 추천하고 싶은 강의입니다. 강의가 이론에 치우치지 않고 실제 코드와 실습을 중심으로 진행되기 때문에, 단순히 문법을 배우는 데 그치지 않고 Testbench 구조와 검증 흐름을 자연스럽게 이해할 수 있었습니다. 특히 취업을 준비하는 학생이나 검증을 처음 접하는 주니어 엔지니어에게는, 이 강의가 단단한 기초를 쌓는 좋은 출발점이 될 것 같습니다. Functional Coverage, Concurrency와 같은 현업에서 반드시 필요한 개념도 다뤄주어 실무로 연결될 수 있는 감각을 얻을 수 있습니다. 전체적으로 강의 완성도가 높고, 실습과 설명의 균형이 잘 맞아 있어 SystemVerilog를 체계적으로 학습하고 싶은 분들에게 큰 도움이 될 강의라고 생각합니다.