라이센스 문제 관련 문의

안녕하세요, 메타앙코르 입니다.문제를 해결하였고, "모든 터미널 종료 후 로그아웃" 이 후 재접속하셔서 다시 시도 부탁드립니다.감사합니다.

라이센스 문제 관련 문의

안녕하세요, 메타앙코르 입니다.먼저 이용에 불편을 드려서 죄송합니다.빠르게 조치를 취하고 다시 답변 남겨드리겠습니다.

DC license 발급 관련 문의

kongsugwan님 안녕하세요Synopsys사의 Design Compiler는 무료 라이센스를 배포하지 않습니다.해당 강의는 Design Compiler tool 기반으로 합성 내용을 설명하고 있어,직접 합성 tool을 사용하시면서 내용을 익히시는 것이 효율적이고 바람직하다고 생각합니다.그러나 해당 tool의 라이센스 비용이 매우 높습니다.Synopsys사는 개인에게 무료로 배포하는 라이센스는 존재하지 않고,현재로서는 tool을 경험해볼 수 있는 방법은,IDEC이나 ETRI등 기관 오프라인 교육 과정 밖에는 없습니다.학생 신분이라면 오프라인 교육의 기회가 있을 수 있으나,따로 선발 과정을 거쳐야 하고, 교육센터로의 이동 및 숙식 해결의 번거로움이 있습니다.메타앙코르에서는 그러한 문제를 해결하기 위하여,온라인 실습 교육 과정을 인프런에서 론칭하려고 합니다.Tool을 직접 사용하시면서 실습을 진행하고 싶으시다면,이번 주 내로 챌린지 강의로 오픈될 예정인 합성 실습 강의 관심을 가져주시면 감사하겠습니다.

EDAPlayground에서 코드 찾기

조혜린 님, 불편을 드려 죄송합니다. 최근 저희 쪽에서 example 들의 속성을 바꾸면서 published 속성이 변경되어서 보이지 않았습니다. 변경해 놓았습니다. 다시 한번 시도해 보시면 보이실 겁니다.

섹션 3. 20 DPI 이해하기 에서 DPI-C : Compile and Debug 부분 질문 입니다.

온새미로 님,지적해 주셔서 너무 감사 드립니다. 해당 부분에 대하여 Usage 와 example 자료를 섹션 3 의 "Direct Programming Interface(DPI) 이해하기" 수업에 수업 자료로 올려 놓았습니다. 확인해 보시고 더 질문이 있으시면 언제든 말씀해 주세요.

미션 3 로그 결과 문의

ipilot12345 님, AI 답변으로 인해 질문을 늦게 보았네요. 죄송합니다. 확인 후, 답변 드리겠습니다.

영상이 이상합니다.

김민재 님, 소리가 나는 영상과 시간대를 알려 주실 수 있으신지요?

'fork-join_none'으로 시작된 백그라운드 스레드의 종료는 어떻게 관리되나요?

조재용님, 이 부분은 Simulator 들에서 관리가 되는 것으로 알고 있습니다. SV LRM 정의로만 본다면, 자식 스레드가 완료된 이후 스레드의 종료 절차로 스레드가 완료되고, 스레드에서 사용되었던 class 들이나 메모리들이 모두 release 되어 재사용 되도록 정의가 되어 있습니다. 간혹, tool의 오류로 좀비가 생길 수는 있으나, 이러한 부분들도 simulation 종료와 함께 모든 thread 들이 종료되어야 하는 것으로 정의가 되어 있습니다. 답변이 되셨을까요?

SystemVerilog 내 program 이 top module 의 역할을 하는건가요?

원숭이 알러지 바나나님, 수강해 주시고 질문도 주셔서 감사합니다. SystemVerilog의 program 블록은 testbench 동작을 정의하는 블록으로, Verilog에서의 top module과 동일한 역할을 하는것은 아닙니다. Verilog에서는 일반적으로 top module이 Design과 testbench의 모든 구성요소를 포함하는 최상위 계층으로 동작합니다. 즉, stimulus generation, DUT instance, simulation test run의 구동점이 모두 하나의 모듈, 최상위 top module 내부에 작성되게 됩니다. 이 구조에서는 testbench와 DUT가 같은 simulation time slot 내에서 실행되기 때문에, signal 업데이트나 event scheduling 과정에서 race condition이 발생할 수 있습니다. SystemVerilog의 program 블록은 이러한 문제를 해결하기 위해 도입된 개념입니다. Program은 testbench의 procedural part를 감싸는 최상위 컨테이너 역할을 합니다. Program은 DUT와 같은 시간 단계에서 신호를 업데이트하지 않도록 scheduler 상에서 별도의 region에서 실행됩니다. 즉, program 블록은 testbench가 DUT의 신호를 읽을 때 이미 안정된 값을 받게 됩니다. 이로 인해 race condition이 자연스럽게 제거됩니다. 따라서 program은 DUT와 testbench 간의 타이밍 독립성을 보장하기 위한 상위 procedural 컨테이너 블록이라고 보는 것이 정확합니다. 또한 program을 사용하지 않고 단순히 module로 testbench를 구성할 수도 있지만, 이 경우 scheduler 상에서 DUT와 동일한 region에 위치하게 되므로 race condition 발생 가능성을 완전히 배제할 수 없습니다. 실제 프로젝트에서는 대부분 class-based testbench(OOP 구조)를 사용하면서 interface와`program을 함께 구성하고, tool vendor의 권장 가이드에서도 program 블록 사용을 권장하는 이유가 바로 이 race-free 동작에 있습니다. 하지만 이러한 개념은 EDA tool 회사마다 가이드가 조금씩 다릅니다. Race condition 유발에 크게 영향이 없다는 주장도 있고 해서, 현재 program 을 쓰는 경우와 안 쓰는 경우가 혼재되어 사용되고 있습니다. 사용자가 경우에 맞게 적용해서 사용하시면 됩니다. 그리고, program block 에는 interface 와 module 을 instance 할 수 없기 때문에 완전한 top container 로 사용은 할 수 없지만, procedural block 들과 oop test 용으로 사용할 때는 내부에 module instance 가 없고, interface instance 가 없다면 top container 로 simulator 에 입력으로 줄 수도 있습니다. 마지막으로, program의 사용은 SDC나 실제 제조 단계의 timing constraint 와는 관련이 없는 개념 입니다. 이는 RTL 설계의 timing synthesis 과정이 아닌 simulation 단계에서의 event scheduling 레벨의 race 방지이기 때문입니다.답변이 되었는지요?

강의문의

모란님, 수강 해 주셔서 너무 감사 드립니다. 현재 UVM Basic 강의가 10월 말 오픈 예정으로 준비 중에 있습니다.기타 SV/UVM 고급 과정과 SystemVerilog Assertion 과정도 준비 중에 있습니다. 궁금하신 부분 있으시면 언제든 말씀해 주세요.