SystemVerilog의 기본적인 문법은 알고 있는 상태에서, 몰랐던 부분까지 확인할 수 있었던 강의였습니다.

시스템베릴로그(SystemVerilog) 의 기본 문법과 SystemVerilog의 클래스(Class)를 사용한 테스트벤치(Testbench) 설계 기법을 습득하게 됩니다.
또한 현업에서 사용하는 EDA Tool 인 시높시스사의 VCS를 활용하여 하드웨어 회로 설계 검증의 전체 기초 사이클을 경험하고 배울 수 있습니다. 

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MetaEncore

Basic SystemVerilog Testbench ( 회로설계 검증 )

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시스템베릴로그

You will learn the basic syntax of SystemVerilog and testbench design techniques using SystemVerilog classes.
Additionally, you can experience and learn the complete basic cycle of hardware circuit design verification by utilizing VCS, an EDA Tool from Synopsys used in the industry.

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Basic SystemVerilog Testbench (Circuit Design Verification)

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Concurrency and Inter-thread Communication

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