SystemVerilog의 기본적인 문법은 알고 있는 상태에서, 몰랐던 부분까지 확인할 수 있었던 강의였습니다.

시스템베릴로그(SystemVerilog) 의 기본 문법과 SystemVerilog의 클래스(Class)를 사용한 테스트벤치(Testbench) 설계 기법을 습득하게 됩니다.
또한 현업에서 사용하는 EDA Tool 인 시높시스사의 VCS를 활용하여 하드웨어 회로 설계 검증의 전체 기초 사이클을 경험하고 배울 수 있습니다. 

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Basic SystemVerilog Testbench ( 회로설계 검증 )

xo님, 도움이 되었다고 말씀해 주시니 저희도 너무 감사드립니다.

검증

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시스템베릴로그

Veri-Fun

입문

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중급이상

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강좌의 개요 및 환경 설명

SystemVerilog Testbench 구조

검증을 위한 SystemVerilog Language 기초

검증을 위한 SystemVerilog Class

Concurrency 와 Inter-thread Communication

Functional Coverage