Basic Design Synthesis Training (디지털 회로설계 구현)

합성 (Synthesis)

합성이란?

• Verilog와 같은 HDL로 작성된 Register Transfer Level의 Design을 Gate Level로 변환

• 변환 과정에서 Synopsys Design Constraint라는 제약사항에 맞추어 Design을 최적화

• 최종적으로 Foundry에서 제공되는 Standard cell로 Mapping

  
  

디지털 회로설계 구현의 시작, 합성을 배우다.

디지털 회로설계 구현 단계의 시작, 제대로 이해해야 칩이 완성됩니다.

합성은 추상적인 단계와 물리적인 단계를 연결하는 첫 관문입니다.
결국 합성을 이해하는 것은 전체적인 회로설계 과정을 이해하는 것입니다.
현업에서는 합성 및 타이밍 검증 경험이 있는 신입사원을 선호합니다.
그러나 관련 툴은 비싸고 접근성이 낮아 학교나 독학으로는 공부하기 힘든 영역입니다.
이 강의에서는 현업에서 사용하는 Design Compiler 기반의 합성 과정을 단계별로 경험할 수 있고,
합성 뿐만 아니라 회로구현 직무에서 사용하는 많은 개념들을 설명합니다.

합성 강의에서 다루는 것

• 섹션1. 합성에 필요한 Digital Logic Circuit 기초 내용

  • Digital System

  • Timing 개념

• 섹션2. Digital Chip Design Flow에 대한 구체적인 이해

  • SoC / ASIC

  • Physical Implementation (Front-End) / Physical Design (Back-End) Flow

• 섹션3. 실무에서 가장 많이 사용되는 합성 tool인 Synopsys Design Compiler를 이용한 합성 이해

  • Design Setup

  • Synopsys Design Constraints (SDC)

  • Synthesis Techniques

  • Timing Analysis

    
    

합성 강의를 통해 얻는 것

• 합성을 위해 필요한 준비 과정

• Design 최적화를 위한 SDC command 이해

• Timing 개념 및 분석

• Compile 과정에서의 여러가지 Technique

• 실무에서 사용하는 용어들에 대한 이해

준비사항

• Digital Design을 "실체"가 있는 Gate로 Mapping 하는 과정이기 때문에 아래의 선수 지식 필요

  • 디지털 논리 회로

  • CMOS 동작 원리

  • Verilog 언어에 대한 기초 지식

• Linux 환경

  • 강의 내용을 위한 필수 사항은 아니지만, 실무에서는 모두 Linux 환경을 사용합니다.

• EDA tool과 소통하기 위한 TCL

  • 마찬가지로 필수 사항은 아니지만, 틈틈이 공부하는 것이 좋습니다.

    
    

강의와 관련된 공부 내용 참고 사이트

• VLSI 및 Digital Chip Design Flow의 전반적인 내용을 소개하는 Blog

  • https://blog.vlsi.kr

• PI / PD 분야에서 가장 많이 사용하는 Script 언어인 TCL

  • https://tcltk.co.kr