MetaEncore님의 강의 - 인프런

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Basic UVM Testbench ( 회로 설계 검증 )
본 강좌를 통하여 UVM Class library에 대하여 이해하고, UVM 을 사용한 Testbench 설계 기법을 익히게 됩니다.
Basic
Verilog HDL, system-verilog, uvm
Basic UVM Testbench ( 회로 설계 검증 )
2주 챌린지
모집 마감
[2주 합성 실습 챌린지 2기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
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진행중
2주 챌린지
인원 마감
[2주 합성 실습 챌린지 1기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
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종료
Basic Design Synthesis Training (디지털 회로설계 구현)
반도체 칩은 어떤 단계를 거쳐 설계되고 제조될까요? PI(Physical Implementation) /PD(Physical Design) 직무에서 필요한 논리회로의 기본개념들과 Chip Design Flow에 대해서 한 step씩 살펴보고 현업에서 디지털 칩 회로설계에 사용하는 tool을 기반으로 합성 과정의 주요 개념에 대해서 살펴봅니다.
Beginner
EDA, digital-logic, vlsi
Basic Design Synthesis Training (디지털 회로설계 구현)
Basic SystemVerilog Testbench ( 회로설계 검증 )
시스템베릴로그(SystemVerilog) 의 기본 문법과 SystemVerilog의 클래스(Class)를 사용한 테스트벤치(Testbench) 설계 기법을 습득하게 됩니다. 또한 현업에서 사용하는 EDA Tool 인 시높시스사의 VCS를 활용하여 하드웨어 회로 설계 검증의 전체 기초 사이클을 경험하고 배울 수 있습니다. 관련 검색어 시스템베릴로그, 시스템베리로그, SystemVerilog, 베릴로그, 베리로그, Verilog, SOC, 회로설계, 회로검증, 검증, Verification, 칩설계, 칩검증, 삼성전자, 하이닉스, 신입교육, 사내교육, 시높시스, VCS, 반도체, 취업, 경력, 펩리스
Basic
Verilog HDL, system-verilog, verification
Basic SystemVerilog Testbench ( 회로설계 검증 )