실습 중심

회로설계

디지털회로

합성

실무

모집 일정: 2026-01-06(화) ~ 2026-01-19(월) 선착순 5명 마감
강의 일정: 2026-01-20(화) ~ 2026-02-02(월)
내용: HDL로 기술된 RTL 수준의 디지털 회로 설계 코드를 논리 게이트로 변환하는 과정을 실습

MetaEncore

입문

초급

중급이상

베릴로그 HDL

Verilog HDL

synthesis

digital-logic

[2주 합성 실습 챌린지 2기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기

<div><div class="grid-wrapper "><div class="left-action-menu-wrapper css-1jj2wwy action-menu-wrapper--view-mode" tabindex="0"><div class="one-column-grid"><div class="action-menu-wrapper action-menu-wrapper--view-mode"><div class="image-text__container image-text"><input type="file" accept="image/png,image/gif,image/jpeg,image/jpg,image/webp,image/bmp,image/x-icon,image/vnd.microsoft.icon,image/tiff" style="display:none"><div class="dropzone__wrapper"><div class="image-text__placeholder mantine-1avyp1d"><svg aria-hidden="true" focusable="false" data-prefix="fas" data-icon="image" class="svg-inline--fa fa-image " role="img" xmlns="http://www.w3.org/2000/svg" viewBox="0 0 512 512" style="font-size:32px;color:rgb(134, 142, 150);width:32px;height:32px"><path fill="currentColor" d="M0 96C0 60.7 28.7 32 64 32H448c35.3 0 64 28.7 64 64V416c0 35.3-28.7 64-64 64H64c-35.3 0-64-28.7-64-64V96zM323.8 202.5c-4.5-6.6-11.9-10.5-19.8-10.5s-15.4 3.9-19.8 10.5l-87 127.6L170.7 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style="display:flex;flex-direction:column;height:auto;max-height:100%;min-height:auto;border-radius:8px"><div data-testid="editor-content-container" class="editor-content-container markdown-body" style="background-color:rgb(255, 255, 255);cursor:auto"><div role="textbox" translate="yes" class="tiptap ProseMirror" tabindex="-1"><p style="text-align:center">*모집 및 강의 일정 확인 필수, 강의 신청 후 설문 작성 필수</p></div></div></div></div></div></div></div></div></div><div class="grid-wrapper "><div class="left-action-menu-wrapper css-1jj2wwy action-menu-wrapper--view-mode" tabindex="0"><div class="one-column-grid"><div class="action-menu-wrapper action-menu-wrapper--view-mode"><div class="info-box info-box--yellow" aria-labelledby="info-box__editable-aria"><div class="info-box__icon"><svg xmlns="http://www.w3.org/2000/svg" viewBox="0 0 640 640"><path d="M320 64C334.7 64 348.2 72.1 355.2 85L571.2 485C577.9 497.4 577.6 512.4 570.4 524.5C563.2 536.6 550.1 544 536 544L104 544C89.9 544 76.9 536.6 69.6 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103, 7)"><strong>Synopsys 툴 2주 사용권이 포함</strong></span><span style="color:rgb(33, 37, 41)">된, 툴 사용법 중심의 강의입니다.</span></p></li><li><p><span style="color:rgb(33, 37, 41)">Synopsys 툴은 일반적으로는 현직 재직자만 사용할 수 있는 툴이나,&nbsp;</span></p><p><span style="color:rgb(33, 37, 41)">이번 </span><span style="color:rgb(247, 103, 7)"><strong>챌린지 강의 수강생에 한해 직접 사용해볼 수 있는 기회</strong></span><span style="color:rgb(33, 37, 41)">를 제공해드립니다.</span></p><p><br class="ProseMirror-trailingBreak"></p></li><li><p>신청 후 <span style="color:rgb(247, 103, 7)"><strong>설문을 필수로 작성</strong></span>해주셔야 툴 사용권 제공이 가능합니다.</p></li></ul></div></div></div></div></div></div></div></div><div class="grid-wrapper "><div class="left-action-menu-wrapper css-1jj2wwy action-menu-wrapper--view-mode" tabindex="0"><div class="one-column-grid"><div class="separator-element"><div class="separator-element__line"></div></div></div></div></div><div class="grid-wrapper "><div class="left-action-menu-wrapper css-1jj2wwy action-menu-wrapper--view-mode" tabindex="0"><div class="one-column-grid"><div><div class="box__children-wrapper"><div class="action-menu-wrapper action-menu-wrapper--view-mode"><div class="editor-container text-view-mode" style="display:flex;flex-direction:column;height:auto;max-height:100%;min-height:auto;border-radius:8px"><div data-testid="editor-content-container" class="editor-content-container markdown-body" style="background-color:rgb(255, 255, 255);cursor:auto"><div role="textbox" translate="yes" class="tiptap ProseMirror" tabindex="0"><h3 style="text-align:left"><span style="color:rgb(28, 126, 214)">[2주 합성 실습 챌린지 2기]</span></h3><p style="text-align:left"><strong>모집 일정: 2026-01-06 오전 9:00 ~ 2026-01-19 오후 5:00</strong></p><p style="text-align:left"><strong>강의 일정: 2026-01-20 오전 9:00 ~ 2026-02-02 오후 5:00</strong></p><p style="text-align:left"><strong>*강의 일정과 Design Compiler Tool 사용권 일정은 동일합니다.</strong></p><p style="text-align:left"><br class="ProseMirror-trailingBreak"></p><h3 style="text-align:left"><span style="color:rgb(34, 139, 230)">합성 (Synthesis)</span></h3><h4 style="text-align:left">합성이란?</h4><ul><li><p style="text-align:left">Verilog와 같은 HDL로 작성된 Register Transfer Level의 Design을 Gate Level로 변환</p></li><li><p style="text-align:left">변환 과정에서 Synopsys Design Constraint라는 제약사항에 맞추어 Design을 최적화</p></li><li><p style="text-align:left">최종적으로 Foundry에서 제공되는 Standard cell로 Mapping</p><p style="text-align:left"><br class="ProseMirror-trailingBreak"></p></li></ul><h3 style="text-align:left"><span style="color:rgb(34, 139, 230)">합성 경험의 중요성</span></h3><h4 style="text-align:left"><span style="color:rgb(33, 37, 41)">설득력 있는 자기소개서 만들기</span></h4><p style="text-align:left">업계에서는 합성 및 타이밍 검증 경험이 있는 신입사원을 선호합니다.<br>그러나 합성을 경험하기 위해서는 많은 비용과 시간이 소요됩니다.<br>업계에서는 경험을 요구하지만, 오프라인 교육 과정 또한 경쟁률이 높습니다.<br>해당 강의는 실무에서 사용하는 환경을 그대로 구현하여 교육 환경을 제공합니다.<br>실무에서 가장 많이 사용하는 <span style="color:rgb(174, 62, 201)"><strong>Synopsys사 Design Compiler</strong></span>를 사용합니다.<br>해당 강의를 통해 오프라인 교육 과정 선발과 취업 시장에서 경쟁력 있는 자기소개서를 만들 수 있게 됩니다.</p><h3 style="text-align:left"><span style="color:rgb(28, 126, 214)">국내 최초&nbsp;합성 실습 온라인 강의</span></h3><h4 style="text-align:left">합성 실습 강의에서 다루는 것</h4><ul><li><p style="text-align:left">섹션1. 실습 환경 준비</p><p style="text-align:left"><br class="ProseMirror-trailingBreak"></p><ul><li><p style="text-align:left">5분 이내로 실습 환경을 갖출 수 있습니다.</p></li></ul></li><li><p style="text-align:left">섹션2. 실습 디자인 준비</p><ul><li><p style="text-align:left">제공된 HDL code로 기술된 RTL Design을 Tool에 읽어 들이는 방법 실습</p></li><li><p style="text-align:left">읽어 들인 RTL Design을 Check하는 과정 실습</p></li><li><p style="text-align:left">각 Object에 접근하기 위한 방법 실습</p></li></ul></li><li><p style="text-align:left">섹션3. Synopsys Design Constraints 기술</p><ul><li><p style="text-align:left">디지털 회로의 핵심인 Clock 선언 실습</p></li><li><p style="text-align:left">Chip 외부 환경 Modeling 실습</p></li><li><p style="text-align:left">기본적인 타이밍 검증 변형 및 예외 사항 실습</p></li></ul></li><li><p style="text-align:left">섹션4.</p><ul><li><p style="text-align:left">Gate Level로의 Compile을 위한 준비 실습</p></li><li><p style="text-align:left">Compile 진행 실습 및 비교</p></li><li><p style="text-align:left">Compile 이 후 확인해야 하는 Report 실습</p></li></ul></li></ul><h4 style="text-align:left">합성 실습 강의를 통해 얻는 것</h4><ul><li><p style="text-align:left">실무에서 사용하는 환경과 가장 많이 사용하는 Design Compiler를 경험합니다.</p></li><li><p style="text-align:left">자기소개서의 차별화를 가져가면서, 경쟁력을 갖출 수 있습니다.</p><p style="text-align:left"><br class="ProseMirror-trailingBreak"></p></li></ul><h4 style="text-align:left">준비사항</h4><ul><li><p style="text-align:left">언어로 설계된 회로를 '실체'가 있는 Gate로 Mapping 하는 과정이기 때문에 아래의 선수 지식 필요</p><ul><li><p style="text-align:left">디지털 논리 회로</p></li><li><p style="text-align:left">CMOS 동작 원리</p></li><li><p style="text-align:left">Verilog 언어에 대한 기초 지식</p></li><li><p style="text-align:left">[인프런 강의]&nbsp;<span style="background-color:rgb(255, 255, 255);color:rgb(33, 37, 41)">Basic Design Synthesis Training을 먼저 듣는 것을 추천합니다.</span><br><a target="_blank" rel="noopener noreferrer nofollow" href="https://inf.run/xc2V3">https://inf.run/xc2V3</a></p></li></ul></li><li><p style="text-align:left">Linux 환경</p><ul><li><p style="text-align:left">실무에서는 Linux 환경을 사용합니다.</p></li><li><p style="text-align:left">Window와는 달리 주로 명령어를 입력하여 컴퓨터와 소통하는 방식입니다.</p></li><li><p style="text-align:left">Linux에서 사용하는 주요 명령어들을 알고 있으면 도움이 됩니다.</p></li></ul></li><li><p style="text-align:left">EDA tool과 소통하기 위한 TCL</p><ul><li><p style="text-align:left">인터프리터 방식의 언어이며, EDA tool은 대부분 TCL interface로 동작합니다.</p><p style="text-align:left"><br class="ProseMirror-trailingBreak"></p></li><li><p style="text-align:left">디지털 회로 설계 방향으로 취업하고자 한다면 틈틈이 공부하는 것이 좋습니다.</p><p style="text-align:left"><br class="ProseMirror-trailingBreak"></p></li></ul></li></ul><h4 style="text-align:left">강의와 관련된 공부 내용 참고 사이트</h4><ul><li><p style="text-align:left">VLSI 및 Digital Chip Design Flow의 전반적인 내용을 소개하는 Blog</p><ul><li><p style="text-align:left"><a target="_blank" rel="noopener noreferrer nofollow" href="https://blog.vlsi.kr/">https://blog.vlsi.kr</a></p></li></ul></li><li><p style="text-align:left">PI / PD 분야에서 가장 많이 사용하는 Script 언어인 TCL</p><ul><li><p style="text-align:left"><a target="_blank" rel="noopener noreferrer nofollow" href="https://tcltk.co.kr/">https://tcltk.co.kr</a></p></li></ul></li></ul></div></div></div></div></div></div></div></div></div></div>

실습 환경 준비하기

Design Setup

Synopsys Design Constraints

Compile & Report

할인 없음

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