SystemVerilogの基本的な文法は知っている状態で、知らなかった部分まで確認することができた講義でした。

UVMの基礎をしっかりと築けそうです。

前回のSystemVerilogの講義と重なる部分があるかと思い受講してみましたが、内容はさらに踏み込んでいて、補足説明もしてくださり良かったです。UVMの基礎を固めるのに最適だと思います。

この講義を通じて、デジタル論理回路から合成プロセスまで体系的に理解することができ、大変役に立ちました。 各セクションが段階的に構成されているため、初心者でも流れを追いやすく、実務でよく接する概念を明確に説明していただいたので、理解しやすかったです。 特にTiming分析と合成プロセスの説明が、実際の業務にすぐ適用できるほど有益でした。 例題と説明のバランスが良く、複雑な内容も負担なく学習することができました。 よく聞きました。

半導体設計分野の講義でこれほど詳細で分かりやすく説明してくれる講義があったでしょうか..とても良い動画をありがとうございます。実際のデザインハウスで進められるflow を..何よりも日本語でこれほどKindに説明してくださる動画..とても貴重で嬉しかったです。落ち着いて説明してくださり、耳にもすっと入ってきて他の方々にもお勧めしそうです 半導体設計方面を初めて入門される方にぴったりの講義だと思います。 良い品質の講義を改めてありがとうございます！また別の講義がアップされるか待つことになりそうです〜

半導体設計の分野はいつも難しくて遠い存在に感じていましたが、この講義を聞いて考えが完全に変わりました。最初は用語も馴染みがなく、流れもよく掴めませんでしたが、講師の方が一つ一つ分かりやすく説明してくださったので、自然と理解できるようになりました。おかげでこの分野に興味も湧いて、もっと勉強してみたいと思うようになりました。難しいとばかり思っていた内容をこんなに興味深く教えてくださって、本当にありがとうございました！！

SoC Physical Design Engineerです。ASIC業界に従事しており、Front End Engineerと協業してTapeoutする間、Front Endの業務を理解したくて受講することになりました。 さらに、RTL Designに関する知識も習得できて良いと思います。時間に余裕がある時に聞いていると、ヒーリングされるような感じでした。 説明を落ち着いて上手にしてくださり、見落としていたPointを再び頭に刻むことができました。Tape-Out Flowにおいて気になる事項もありましたし、新しく知った事項があって良かったです。 今後の業務遂行において、良い参考になりそうです。ありがとうございます。

なかなか聞くことのできない内容の講義だと思います。 test coverageのような内容や実際の環境をどのようにセッティングするか、もしツールがなければどうすべきかなど、細かい内容まであって良かったです。 Verilog設計からSystemverilog検証にキャリアを変えるか悩んでいた矢先に上がって、良い講義でした。

システムVerilogについて学ぶことができる有益な講義でした。

SystemVerilogを詳細に学ぶことができて本当に良かったです。簡単で詳しい講義を探していたのですが見つからず、この講義に出会いました。目次で大体の内容を把握でき、序盤にどのような話をするのか主題について説明してくださったので理解するのに役立ちました。 また該当コードを実行できる環境を紹介してくださったので、作成したtestbenchを実行することができました。これにより結果物を知ることができてより実感できました。 さらにDUTについてDesignに関する説明も詳しくあったので、検証業務がどのようなことを検証するものなのか把握できました。 まだ講義を少し聞いただけですが、現在まで本当に満足しています。