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Basic UVM Testbench（回路設計検証）

本講座を通じてUVM Class libraryについて理解し、UVMを使用したTestbench設計技法を習得することができます。

（5.0）受講レビュー 3件

受講生 22名

難易度 初級

受講期間 6か月

Verilog HDL
Verilog HDL
system-verilog
system-verilog
uvm
uvm
Verilog HDL
Verilog HDL
system-verilog
system-verilog
uvm
uvm

受講後に得られること

  • SystemVerilog Testbenchの基本概念

  • UVM要素の理解とTestbench作成方法

  • UVM Simulation 技法 ( VCS 使用 )


UVM検証、まだ難しく考えていますか?
[UVM TB]設計から自信が変わります。

UVM Testbench設計を通じて複雑なチップ設計検証を自信を持って遂行すること
これこそが熟練した検証エンジニアの核心的な能力です。


RTL設計のエラーによってプロジェクトが遅延し、徹夜作業を繰り返していませんか?

機能検証エラーによる再設計(re-spin)を経験し、挫折感を感じたことはありませんか?

複雑なSOC設計フローの中で検証の重要性を見過ごし、重要な部分を見逃していませんか?

本講座を通じてUVM Testbench設計の基礎をしっかり固め、
複雑なチップ設計も自信を持って検証できるエンジニアへと成長できます。


UVMクラスライブラリの理解から
実務UVMテストベンチ設計技法まで、
複雑なチップ設計を検証する核心力量を育てます。


単なる理論学習を超えて、
検証エンジニアとして一段階飛躍し、
現場で認められる専門家として成長できるよう支援します。

この講義が終わると、あなたは


UVM Testbench設計の核心原理を明確に理解できるようになります。

  • UVMクラスライブラリの構造と各要素の役割を深く把握し、複雑なチップ設計検証に必須のUVMベーステストベンチ設計技法を自ら構築できるようになります。
    Verilog HDLやSystemVerilog TB設計経験があれば、UVMへの移行がさらにスムーズになります。

実務中心のUVMテストベンチ構築能力を身につけます。

  • UVMコンポーネント、トランザクション、シーケンス、ConfigurationおよびFactoryメカニズム、TLM通信などUVMの主要概念を実際のデモンストレーションと実習(Lab)を通じて体得します。これにより、RTL設計からテープアウトまで続くSOC設計フロー全般に対する理解を基に、実際の検証環境ですぐに適用可能なテストベンチを自信を持って作成できるようになります。

UVMシミュレーション環境での効率的な検証を行います。

  • Synopsys VCSのような業界標準シミュレータ環境でUVMシミュレーションフローを習得し、コンポーネントフェージング、トランザクション/シーケンス活用、モニタおよびスコアボード実装、機能カバレッジ作成など、実質的な検証プロセスを経験します。これにより、検証エンジニアとして必要な技術スタックを体系的に積み上げ、プロジェクトの成功率を高めることに貢献できます。

検証エンジニアとしての成長の足がかりを築きます。

  • 最新の半導体設計および検証トレンドを理解し、機能エラーによる再設計(re-spin)を防ぐUVM検証の重要性を認識できます。本コースを通じてUVMテストベンチ作成能力を向上させ、SOC/IP設計分野の検証専門家として飛躍したり、関連職務能力を強化することができます。


✔️

UVM検証環境構築の
核心ノウハウ

UVMベース検証、
実務力量強化

本講座は、複雑な半導体設計検証の核心であるUVM(Universal Verification Methodology)のClass Libraryの理解からTestbench設計技法まで体系的に扱います。SystemVerilog Testbenchの基本概念を基にUVM要素を深く学習し、実際のVCSシミュレータを活用したUVMシミュレーション技法を習得します。

実践UVM Testbench
設計およびシミュレーション

講義では、UVM Testbench構造、Phasingメカニズム、TransactionおよびSequence活用など、核心的なUVMコンポーネント設計方法を詳細に扱います。特に、Synopsys VCSシミュレータ環境で直接Testbenchを作成し、メッセージ出力、Stimulus Generation、Component Configuration、MonitorおよびScoreboard実装まで実習しながら、実務感覚を養うことができます。

UVM検証
ソースコードおよび資料

講義で使用されるすべてのUVM Testbench構造関連のソースコードとサンプルファイルが提供されます。これにより、VCSシミュレーションを直接実行し、UVM Class Tree、Architecture、Phasing、Transaction、Sequence、Configuration、Factory、TLM通信などUVMの主要概念を実習中心に学習しながら、検証エンジニアとしての実務能力を強化することができます。


📚

UVMベースの検証自動化、
しっかりと始めてみましょう!

섹션1_소개

Section 1

UVM概要および検証環境設定

本セクションでは、UVMテストベンチ講座の全般的な内容を紹介し、SOC設計フローの重要性を説明します。また、最新の検証動向とUVMの役割について学習し、講義目標および前提要件を明確にします。


섹션2_소개

Section 2

SystemVerilogオブジェクト指向プログラミングの復習

UVMの基盤となるSystemVerilogのオブジェクト指向プログラミング(OOP)概念を復習します。クラス、継承、多態性、インターフェース、そしてstaticおよびsingletonパターンの理解を深め、UVMコンポーネント設計のための基礎を固めます。


섹션3_소개

Section 3

UVMテストベンチ構造およびコンポーネント

UVMテストベンチの基本構造とUVMベースクラスライブラリの階層構造を学習します。UVMコンポーネントクラスの役割と動作方式を理解し、実際のUVMテストベンチアーキテクチャを構築する方法を学びます。


섹션4_소개

Section 4

UVM Phasingメカニズムの理解

UVMテストベンチの実行フローを制御するPhasingメカニズムを深く学習します。コンポーネントフェーズの動作原理とPhase Objection技法を理解し、これを活用してテストシミュレーションを効果的に管理します。


섹션5_소개

Section 5

UVMトランザクションのモデリングと活用

UVMテストベンチにおけるトランザクションの重要性を理解し、トランザクションクラスを設計して活用する方法を学びます。制約条件(constraints)、パラメータ化されたトランザクション、そしてトランザクションメソッドの実装および使用法を習得します。


섹션6_소개

Section 6

UVM Sequenceを利用したStimulus生成

UVMシーケンスクラスを使用してテストシーケンスを作成し実行する方法を学習します。Top SequencerとTop Sequenceを活用して複雑なテストシナリオを実装し、シーケンスライブラリを管理する方法を学びます。


섹션7_소개

Section 7

UVM ConfigurationおよびFactoryメカニズム

UVMコンポーネントの階層構造と設定メカニズムを理解します。UVM Factoryを使用してコンポーネントを動的に生成・管理し、これによりテストベンチの柔軟性と拡張性を高める方法を学びます。


섹션8_소개

Section 8

UVMコンポーネント間通信 (TLM)

UVMコンポーネント間の効果的な通信のためのTransaction Level Modeling (TLM) 技法を学習します。TLM 1.0およびTLM 2.0標準を理解し、モニタとスコアボードを活用して検証環境を構築します。


섹션9_소개

Section 9

UVMスコアボードおよび機能カバレッジの作成

UVMスコアボードを設計してDUTの動作を検証し、機能カバレッジを定義して検証の完全性を確保します。エージェント内のモニターの役割とカバレッジ測定方法を学習します。


こんな方のお悩みを
解決できます!

📌

半導体検証エンジニア入門者

Verilogベースで検証環境を構築したが、複雑化する設計によりSystemVerilogとUVMを導入しなければならない状況に置かれている方

📌

経験者検証エンジニア

既存のVerilog Testbench作成経験はあるが、再利用性と生産性を高めるUVM方法論を体系的に学習し、最新の検証トレンドに追いつきたい方

📌

SystemVerilog設計者

設計されたRTLコードの機能および性能検証のために直接Testbenchを作成する必要があるが、UVMの抽象化レベルとオブジェクト指向概念のために途方に暮れている方

受講前の参考事項


実習環境

  • オペレーティングシステム：Linux（Ubuntuなど推奨）

  • シミュレータ: Synopsys VCS (講義で使用)

  • PC スペック: 8GB RAM 以上、50GB 以上のディスク容量推奨

事前知識および注意事項

  • SystemVerilogの基本文法とクラスの理解が必要です。

  • オブジェクト指向プログラミング（OOP）の経験があれば、学習に大きく役立ちます。

  • Linuxコマンド環境に慣れていると良いです。

  • シミュレータの使用経験があれば、より効果的です。

学習資料

  • 講義で進行するLabのPDF資料が提供されます。

  • 実習サンプルコードおよびUVMライブラリが提供されます。

  • VCSシミュレーション環境設定ガイドが含まれます。


こんな方に
おすすめです

学習対象は
誰でしょう？

  • UVMを使い始めて検証を行いたい方

  • Verilog TBからSV、UVM TBへの移行をされる方々

前提知識、
必要でしょうか？

  • Linux環境でのコマンド処理とスクリプティング

  • Verilog、SystemVerilogの設計、検証経験

  • オブジェクト指向プログラミング経験 - Plus

こんにちは
MetaEncoreです。

138

受講生

18

受講レビュー

15

回答

5.0

講座評価

6

講座

AI（人工知能）やIoT（モノのインターネット）など、カスタムチップ（ASIC、特定用途向け集積回路）に対する市場の要求は高まっており、実際に多くのチップが設計されていますが、実質的な生活の変化にまでつながるケースは稀です。

多くのASIC設計が機能的にエラーがあったり、計画していた性能条件を満たせなかったりするためです。優れた半導体を作り、私たちの生活をより豊かにするためには、大規模化・複雑化した設計を扱える高度な機能および性能検証を提供するためのサービスが必要です。メタアンコールは、そのようなサービスを提供することで、人々に利益をもたらす半導体が増えることを目指している会社です。

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カリキュラム

全体

45件 ∙ (9時間 43分)

講座資料（こうぎしりょう）:

授業資料
講座掲載日: 
最終更新日: 

受講レビュー

全体

3件

5.0

3件の受講レビュー

  • somisomisomsomi님의 프로필 이미지
    somisomisomsomi

    受講レビュー 3

    ∙

    平均評価 5.0

    5

    100% 受講後に作成

    前回のSystemVerilogの講義と重なる部分があるかと思い受講してみましたが、内容はさらに踏み込んでいて、補足説明もしてくださり良かったです。UVMの基礎を固めるのに最適だと思います。

    • metaencorehr
      知識共有者

      猿アレルギーのバナナ様、 高評価をいただきありがとうございます。お仕事のお役に立てれば幸いです。

  • gong48782707님의 프로필 이미지
    gong48782707

    受講レビュー 1

    ∙

    平均評価 5.0

    5

    100% 受講後に作成

    • metaencorehr
      知識共有者

      コン・ホジュン様、受講完了おめでとうございます。 受講後の感想をいただき、ありがとうございます。

  • laylar00217581님의 프로필 이미지
    laylar00217581

    受講レビュー 1

    ∙

    平均評価 5.0

    5

    37% 受講後に作成

    UVMの基礎をしっかりと築けそうです。

    • metaencorehr
      知識共有者

      ムン・ジェウ様、 評価ありがとうございます。

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