MetaEncore
@metaencorehr
Students
118
Reviews
14
Course Rating
5.0
AI(Artificial Intelligence)์ IoT(Internet of Things) ๋ฑ ์ฃผ๋ฌธํ chip(ASIC, application-specific integrated circuit)์ ๋ํ ์์ฅ์ ์๊ตฌ๋ ๋์ด๋๊ณ ์๊ณ , ์ค์ ๋ก ๋ง์ chip๋ค์ด ์ค๊ณ๋๊ณ ์์ผ๋, ์ค์ง์ ์ธ ์ถ์ ๋ณํ๋ก๊น์ง ์ด์ด์ง์ง๋ ๊ฒฝ์ฐ๋ ๋๋ญ ๋๋ค.
๋ง์ ASIC ์ค๊ณ๋ค์ด ๊ธฐ๋ฅ์ ์ผ๋ก ์ค๋ฅ๊ฐ ์๊ฑฐ๋, ๊ณํํ์๋ ์ฑ๋ฅ ์กฐ๊ฑด์ ๋ง์กฑ์ํค์ง ๋ชปํ๊ธฐ ๋๋ฌธ์ ๋๋ค. ์ข์ ๋ฐ๋์ฒด๋ฅผ ๋ง๋ค์ด์ ์ฐ๋ฆฌ์ ์ถ์ ์ข ๋ ์คํํ๊ฒ ํ๋ ค๋ฉด, ๊ท๋ชจ๊ฐ ์ปค์ง๊ณ ๋ณต์กํด์ง ์ค๊ณ๋ฅผ ๋ค๋ฃฐ ์ ์๋ ๊ณ ๋ํ๋ ๊ธฐ๋ฅ ๋ฐ ์ฑ๋ฅ ๊ฒ์ฆ์ ์ ๊ณตํ๊ธฐ ์ํ ์๋น์ค๊ฐ ํ์ํฉ๋๋ค. ๋ฉํ์์ฝ๋ฅด๋ ๊ทธ๋ฌํ ์๋น์ค๋ฅผ ์ ๊ณตํจ์ผ๋ก์จ ์ฌ๋์ ์ด๋กญ๊ฒ ํ๋ ๋ฐ๋์ฒด๊ฐ ๋ง์์ง๋ ๊ฒ์ ๋ชฉํ๋ก ํ๋ ํ์ฌ์ ๋๋ค.
Courses
Reviews
- Basic Design Synthesis Training (Digital Circuit Design Implementation)
- Basic Design Synthesis Training (Digital Circuit Design Implementation)
- Basic Design Synthesis Training (Digital Circuit Design Implementation)
- Basic Design Synthesis Training (Digital Circuit Design Implementation)
- Basic SystemVerilog Testbench (Circuit Design Verification)
Posts
Q&A
๋ผ์ด์ผ์ค ๋ฌธ์ ๊ด๋ จ ๋ฌธ์
์๋ ํ์ธ์, ๋ฉํ์์ฝ๋ฅด ์ ๋๋ค.๋ฌธ์ ๋ฅผ ํด๊ฒฐํ์๊ณ , "๋ชจ๋ ํฐ๋ฏธ๋ ์ข ๋ฃ ํ ๋ก๊ทธ์์" ์ด ํ ์ฌ์ ์ํ์ ์ ๋ค์ ์๋ ๋ถํ๋๋ฆฝ๋๋ค.๊ฐ์ฌํฉ๋๋ค.
- 0
- 2
- 40
Q&A
๋ผ์ด์ผ์ค ๋ฌธ์ ๊ด๋ จ ๋ฌธ์
์๋ ํ์ธ์, ๋ฉํ์์ฝ๋ฅด ์ ๋๋ค.๋จผ์ ์ด์ฉ์ ๋ถํธ์ ๋๋ ค์ ์ฃ์กํฉ๋๋ค.๋น ๋ฅด๊ฒ ์กฐ์น๋ฅผ ์ทจํ๊ณ ๋ค์ ๋ต๋ณ ๋จ๊ฒจ๋๋ฆฌ๊ฒ ์ต๋๋ค.
- 0
- 2
- 40
Q&A
DC license ๋ฐ๊ธ ๊ด๋ จ ๋ฌธ์
kongsugwan๋ ์๋ ํ์ธ์Synopsys์ฌ์ Design Compiler๋ ๋ฌด๋ฃ ๋ผ์ด์ผ์ค๋ฅผ ๋ฐฐํฌํ์ง ์์ต๋๋ค.ํด๋น ๊ฐ์๋ Design Compiler tool ๊ธฐ๋ฐ์ผ๋ก ํฉ์ฑ ๋ด์ฉ์ ์ค๋ช ํ๊ณ ์์ด,์ง์ ํฉ์ฑ tool์ ์ฌ์ฉํ์๋ฉด์ ๋ด์ฉ์ ์ตํ์๋ ๊ฒ์ด ํจ์จ์ ์ด๊ณ ๋ฐ๋์งํ๋ค๊ณ ์๊ฐํฉ๋๋ค.๊ทธ๋ฌ๋ ํด๋น tool์ ๋ผ์ด์ผ์ค ๋น์ฉ์ด ๋งค์ฐ ๋์ต๋๋ค.Synopsys์ฌ๋ ๊ฐ์ธ์๊ฒ ๋ฌด๋ฃ๋ก ๋ฐฐํฌํ๋ ๋ผ์ด์ผ์ค๋ ์กด์ฌํ์ง ์๊ณ ,ํ์ฌ๋ก์๋ tool์ ๊ฒฝํํด๋ณผ ์ ์๋ ๋ฐฉ๋ฒ์,IDEC์ด๋ ETRI๋ฑ ๊ธฐ๊ด ์คํ๋ผ์ธ ๊ต์ก ๊ณผ์ ๋ฐ์๋ ์์ต๋๋ค.ํ์ ์ ๋ถ์ด๋ผ๋ฉด ์คํ๋ผ์ธ ๊ต์ก์ ๊ธฐํ๊ฐ ์์ ์ ์์ผ๋,๋ฐ๋ก ์ ๋ฐ ๊ณผ์ ์ ๊ฑฐ์ณ์ผ ํ๊ณ , ๊ต์ก์ผํฐ๋ก์ ์ด๋ ๋ฐ ์์ ํด๊ฒฐ์ ๋ฒ๊ฑฐ๋ก์์ด ์์ต๋๋ค.๋ฉํ์์ฝ๋ฅด์์๋ ๊ทธ๋ฌํ ๋ฌธ์ ๋ฅผ ํด๊ฒฐํ๊ธฐ ์ํ์ฌ,์จ๋ผ์ธ ์ค์ต ๊ต์ก ๊ณผ์ ์ ์ธํ๋ฐ์์ ๋ก ์นญํ๋ ค๊ณ ํฉ๋๋ค.Tool์ ์ง์ ์ฌ์ฉํ์๋ฉด์ ์ค์ต์ ์งํํ๊ณ ์ถ์ผ์๋ค๋ฉด,์ด๋ฒ ์ฃผ ๋ด๋ก ์ฑ๋ฆฐ์ง ๊ฐ์๋ก ์คํ๋ ์์ ์ธ ํฉ์ฑ ์ค์ต ๊ฐ์ ๊ด์ฌ์ ๊ฐ์ ธ์ฃผ์๋ฉด ๊ฐ์ฌํ๊ฒ ์ต๋๋ค.
- 0
- 2
- 35
Q&A
EDAPlayground์์ ์ฝ๋ ์ฐพ๊ธฐ
์กฐํ๋ฆฐ ๋, ๋ถํธ์ ๋๋ ค ์ฃ์กํฉ๋๋ค. ์ต๊ทผ ์ ํฌ ์ชฝ์์ example ๋ค์ ์์ฑ์ ๋ฐ๊พธ๋ฉด์ published ์์ฑ์ด ๋ณ๊ฒฝ๋์ด์ ๋ณด์ด์ง ์์์ต๋๋ค. ๋ณ๊ฒฝํด ๋์์ต๋๋ค. ๋ค์ ํ๋ฒ ์๋ํด ๋ณด์๋ฉด ๋ณด์ด์ค ๊ฒ๋๋ค.
- 0
- 2
- 32
Q&A
์น์ 3. 20 DPI ์ดํดํ๊ธฐ ์์ DPI-C : Compile and Debug ๋ถ๋ถ ์ง๋ฌธ ์ ๋๋ค.
์จ์๋ฏธ๋ก ๋,์ง์ ํด ์ฃผ์ ์ ๋๋ฌด ๊ฐ์ฌ ๋๋ฆฝ๋๋ค. ํด๋น ๋ถ๋ถ์ ๋ํ์ฌ Usage ์ example ์๋ฃ๋ฅผ ์น์ 3 ์ "Direct Programming Interface(DPI) ์ดํดํ๊ธฐ" ์์ ์ ์์ ์๋ฃ๋ก ์ฌ๋ ค ๋์์ต๋๋ค. ํ์ธํด ๋ณด์๊ณ ๋ ์ง๋ฌธ์ด ์์ผ์๋ฉด ์ธ์ ๋ ๋ง์ํด ์ฃผ์ธ์.
- 1
- 2
- 59
Q&A
๋ฏธ์ 3 ๋ก๊ทธ ๊ฒฐ๊ณผ ๋ฌธ์
ipilot12345 ๋, AI ๋ต๋ณ์ผ๋ก ์ธํด ์ง๋ฌธ์ ๋ฆ๊ฒ ๋ณด์๋ค์. ์ฃ์กํฉ๋๋ค. ํ์ธ ํ, ๋ต๋ณ ๋๋ฆฌ๊ฒ ์ต๋๋ค.
- 0
- 2
- 49
Q&A
์์์ด ์ด์ํฉ๋๋ค.
๊น๋ฏผ์ฌ ๋, ์๋ฆฌ๊ฐ ๋๋ ์์๊ณผ ์๊ฐ๋๋ฅผ ์๋ ค ์ฃผ์ค ์ ์์ผ์ ์ง์?
- 0
- 1
- 57
Q&A
'fork-join_none'์ผ๋ก ์์๋ ๋ฐฑ๊ทธ๋ผ์ด๋ ์ค๋ ๋์ ์ข ๋ฃ๋ ์ด๋ป๊ฒ ๊ด๋ฆฌ๋๋์?
์กฐ์ฌ์ฉ๋, ์ด ๋ถ๋ถ์ Simulator ๋ค์์ ๊ด๋ฆฌ๊ฐ ๋๋ ๊ฒ์ผ๋ก ์๊ณ ์์ต๋๋ค. SV LRM ์ ์๋ก๋ง ๋ณธ๋ค๋ฉด, ์์ ์ค๋ ๋๊ฐ ์๋ฃ๋ ์ดํ ์ค๋ ๋์ ์ข ๋ฃ ์ ์ฐจ๋ก ์ค๋ ๋๊ฐ ์๋ฃ๋๊ณ , ์ค๋ ๋์์ ์ฌ์ฉ๋์๋ class ๋ค์ด๋ ๋ฉ๋ชจ๋ฆฌ๋ค์ด ๋ชจ๋ release ๋์ด ์ฌ์ฌ์ฉ ๋๋๋ก ์ ์๊ฐ ๋์ด ์์ต๋๋ค. ๊ฐํน, tool์ ์ค๋ฅ๋ก ์ข๋น๊ฐ ์๊ธธ ์๋ ์์ผ๋, ์ด๋ฌํ ๋ถ๋ถ๋ค๋ simulation ์ข ๋ฃ์ ํจ๊ป ๋ชจ๋ thread ๋ค์ด ์ข ๋ฃ๋์ด์ผ ํ๋ ๊ฒ์ผ๋ก ์ ์๊ฐ ๋์ด ์์ต๋๋ค. ๋ต๋ณ์ด ๋์ จ์๊น์?
- 0
- 1
- 44
Q&A
SystemVerilog ๋ด program ์ด top module ์ ์ญํ ์ ํ๋๊ฑด๊ฐ์?
์์ญ์ด ์๋ฌ์ง ๋ฐ๋๋๋, ์๊ฐํด ์ฃผ์๊ณ ์ง๋ฌธ๋ ์ฃผ์ ์ ๊ฐ์ฌํฉ๋๋ค. SystemVerilog์ program ๋ธ๋ก์ testbench ๋์์ ์ ์ํ๋ ๋ธ๋ก์ผ๋ก, Verilog์์์ top module๊ณผ ๋์ผํ ์ญํ ์ ํ๋๊ฒ์ ์๋๋๋ค. Verilog์์๋ ์ผ๋ฐ์ ์ผ๋ก top module์ด Design๊ณผ testbench์ ๋ชจ๋ ๊ตฌ์ฑ์์๋ฅผ ํฌํจํ๋ ์ต์์ ๊ณ์ธต์ผ๋ก ๋์ํฉ๋๋ค. ์ฆ, stimulus generation, DUT instance, simulation test run์ ๊ตฌ๋์ ์ด ๋ชจ๋ ํ๋์ ๋ชจ๋, ์ต์์ top module ๋ด๋ถ์ ์์ฑ๋๊ฒ ๋ฉ๋๋ค. ์ด ๊ตฌ์กฐ์์๋ testbench์ DUT๊ฐ ๊ฐ์ simulation time slot ๋ด์์ ์คํ๋๊ธฐ ๋๋ฌธ์, signal ์ ๋ฐ์ดํธ๋ event scheduling ๊ณผ์ ์์ race condition์ด ๋ฐ์ํ ์ ์์ต๋๋ค. SystemVerilog์ program ๋ธ๋ก์ ์ด๋ฌํ ๋ฌธ์ ๋ฅผ ํด๊ฒฐํ๊ธฐ ์ํด ๋์ ๋ ๊ฐ๋ ์ ๋๋ค. Program์ testbench์ procedural part๋ฅผ ๊ฐ์ธ๋ ์ต์์ ์ปจํ ์ด๋ ์ญํ ์ ํฉ๋๋ค. Program์ DUT์ ๊ฐ์ ์๊ฐ ๋จ๊ณ์์ ์ ํธ๋ฅผ ์ ๋ฐ์ดํธํ์ง ์๋๋ก scheduler ์์์ ๋ณ๋์ region์์ ์คํ๋ฉ๋๋ค. ์ฆ, program ๋ธ๋ก์ testbench๊ฐ DUT์ ์ ํธ๋ฅผ ์ฝ์ ๋ ์ด๋ฏธ ์์ ๋ ๊ฐ์ ๋ฐ๊ฒ ๋ฉ๋๋ค. ์ด๋ก ์ธํด race condition์ด ์์ฐ์ค๋ฝ๊ฒ ์ ๊ฑฐ๋ฉ๋๋ค. ๋ฐ๋ผ์ program์ DUT์ testbench ๊ฐ์ ํ์ด๋ฐ ๋ ๋ฆฝ์ฑ์ ๋ณด์ฅํ๊ธฐ ์ํ ์์ procedural ์ปจํ ์ด๋ ๋ธ๋ก์ด๋ผ๊ณ ๋ณด๋ ๊ฒ์ด ์ ํํฉ๋๋ค. ๋ํ program์ ์ฌ์ฉํ์ง ์๊ณ ๋จ์ํ module๋ก testbench๋ฅผ ๊ตฌ์ฑํ ์๋ ์์ง๋ง, ์ด ๊ฒฝ์ฐ scheduler ์์์ DUT์ ๋์ผํ region์ ์์นํ๊ฒ ๋๋ฏ๋ก race condition ๋ฐ์ ๊ฐ๋ฅ์ฑ์ ์์ ํ ๋ฐฐ์ ํ ์ ์์ต๋๋ค. ์ค์ ํ๋ก์ ํธ์์๋ ๋๋ถ๋ถ class-based testbench(OOP ๊ตฌ์กฐ)๋ฅผ ์ฌ์ฉํ๋ฉด์ interface์`program์ ํจ๊ป ๊ตฌ์ฑํ๊ณ , tool vendor์ ๊ถ์ฅ ๊ฐ์ด๋์์๋ program ๋ธ๋ก ์ฌ์ฉ์ ๊ถ์ฅํ๋ ์ด์ ๊ฐ ๋ฐ๋ก ์ด race-free ๋์์ ์์ต๋๋ค. ํ์ง๋ง ์ด๋ฌํ ๊ฐ๋ ์ EDA tool ํ์ฌ๋ง๋ค ๊ฐ์ด๋๊ฐ ์กฐ๊ธ์ฉ ๋ค๋ฆ ๋๋ค. Race condition ์ ๋ฐ์ ํฌ๊ฒ ์ํฅ์ด ์๋ค๋ ์ฃผ์ฅ๋ ์๊ณ ํด์, ํ์ฌ program ์ ์ฐ๋ ๊ฒฝ์ฐ์ ์ ์ฐ๋ ๊ฒฝ์ฐ๊ฐ ํผ์ฌ๋์ด ์ฌ์ฉ๋๊ณ ์์ต๋๋ค. ์ฌ์ฉ์๊ฐ ๊ฒฝ์ฐ์ ๋ง๊ฒ ์ ์ฉํด์ ์ฌ์ฉํ์๋ฉด ๋ฉ๋๋ค. ๊ทธ๋ฆฌ๊ณ , program block ์๋ interface ์ module ์ instance ํ ์ ์๊ธฐ ๋๋ฌธ์ ์์ ํ top container ๋ก ์ฌ์ฉ์ ํ ์ ์์ง๋ง, procedural block ๋ค๊ณผ oop test ์ฉ์ผ๋ก ์ฌ์ฉํ ๋๋ ๋ด๋ถ์ module instance ๊ฐ ์๊ณ , interface instance ๊ฐ ์๋ค๋ฉด top container ๋ก simulator ์ ์ ๋ ฅ์ผ๋ก ์ค ์๋ ์์ต๋๋ค. ๋ง์ง๋ง์ผ๋ก, program์ ์ฌ์ฉ์ SDC๋ ์ค์ ์ ์กฐ ๋จ๊ณ์ timing constraint ์๋ ๊ด๋ จ์ด ์๋ ๊ฐ๋ ์ ๋๋ค. ์ด๋ RTL ์ค๊ณ์ timing synthesis ๊ณผ์ ์ด ์๋ simulation ๋จ๊ณ์์์ event scheduling ๋ ๋ฒจ์ race ๋ฐฉ์ง์ด๊ธฐ ๋๋ฌธ์ ๋๋ค.๋ต๋ณ์ด ๋์๋์ง์?
- 2
- 2
- 80
Q&A
๊ฐ์๋ฌธ์
๋ชจ๋๋, ์๊ฐ ํด ์ฃผ์ ์ ๋๋ฌด ๊ฐ์ฌ ๋๋ฆฝ๋๋ค. ํ์ฌ UVM Basic ๊ฐ์๊ฐ 10์ ๋ง ์คํ ์์ ์ผ๋ก ์ค๋น ์ค์ ์์ต๋๋ค.๊ธฐํ SV/UVM ๊ณ ๊ธ ๊ณผ์ ๊ณผ SystemVerilog Assertion ๊ณผ์ ๋ ์ค๋น ์ค์ ์์ต๋๋ค. ๊ถ๊ธํ์ ๋ถ๋ถ ์์ผ์๋ฉด ์ธ์ ๋ ๋ง์ํด ์ฃผ์ธ์.
- 1
- 1
- 68




