시스템 베릴로그에 대해 알 수 있는 유익한 강의였습니다.

조재용

시스템베릴로그(SystemVerilog) 의 기본 문법과 SystemVerilog의 클래스(Class)를 사용한 테스트벤치(Testbench) 설계 기법을 습득하게 됩니다.
또한 현업에서 사용하는 EDA Tool 인 시높시스사의 VCS를 활용하여 하드웨어 회로 설계 검증의 전체 기초 사이클을 경험하고 배울 수 있습니다. 

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MetaEncore

Basic SystemVerilog Testbench ( 회로설계 검증 )

조재용 님, 
수강평 감사합니다. 
많은 도움 되었으면 합니다. 

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검증을 위한 SystemVerilog Language 기초

검증을 위한 SystemVerilog Class

Concurrency 와 Inter-thread Communication

Functional Coverage