SystemVerilog을 세세하게 배울 수 있어서 정말 좋았습니다. 쉽고 자세한 강의를 찾고 있었는데 못 찾았다가 이 강의를 만났습니다. 목차로 대강 내용 파악할 수 있고, 초반에 어떤 이야기를 하는지 주제에 대해 설명해주셔서 이해하는데 도움이 됐습니다. 또 해당 코드를 돌릴 수 있는 환경을 소개해줘서 작성한 testbench 돌릴 수 었습니다. 이로 인해 결과물을 알 수 있어서 더 와닿았습니다. 또한 DUT에 대해 Design에 대한 설명도 자세히 있어서 검증 업무가 어떤 것을 검증하는 것인지 파악이 됐습니다. 이제 강의 조금 들었는데 현재까지 정말 만족합니다.