AMBA AXI4 프로토콜의 기본 원리부터 Verilog RTL 설계, Vivado 시뮬레이션 검증, FPGA 구현까지 단계적으로 학습합니다. 단일 읽기·쓰기, Burst 전송, 멀티 마스터 중재, 주소 디코딩을 거쳐 2-Master × 2-Slave 인터커넥트를 완성합니다. 나아가 RISC-V CPU와 메모리, DMA, 주변장치를 연결하는 SoC 설계 및 FreeRTOS 포팅을 위한 하드웨어 기초 역량을 기릅니다.
AXI4 프로토콜의 VALID/READY 핸드셰이크와 5개 채널 구조를 이해하고 Verilog RTL로 Master/Slave 모듈 구현
다중 Master와 Slave를 연결하는 AXI Interconnect 설계 및 주소 디코딩, 중재 로직 구현
FPGA 또는 시뮬레이터에서 AXI4 기반 SoC 시스템 통합 및 검증
AXI4 프로토콜 이해부터 Verilog RTL 설계, 시뮬레이션 검증, FPGA 구현까지! 10단계 실습으로 배우는 SoC 버스 및 인터커넥트 설계
CPU가 메모리에 데이터를 쓰거나 읽을 때, DMA가 데이터를 전송할 때, 여러 장치가 동시에 같은 메모리에 접근할 때 시스템 내부에서는 어떤 일이 일어날까요?
이러한 데이터 전송을 가능하게 하는 핵심 인터페이스 중 하나가 AMBA AXI4(Advanced eXtensible Interface 4)입니다.
AXI4는 CPU, DMA, 메모리, 하드웨어 가속기 등 다양한 IP를 연결하는 SoC(System on Chip) 설계에서 널리 사용되는 인터페이스 프로토콜입니다.
하지만 AXI4를 처음 배우는 학습자에게는 여러 가지 어려움이 있습니다.
AW, W, B, AR, R이라는 5개 채널이 각각 어떤 역할을 하는가?
VALID와 READY가 동시에 1이면 데이터는 정확히 언제 전송되는가?
Burst 전송에서는 하나의 주소 요청으로 여러 데이터를 어떻게 전달하는가?
CPU와 DMA가 동시에 버스를 요청하면 누가 먼저 사용할 수 있는가?
여러 Slave 중 어느 장치로 데이터를 보낼지는 어떻게 결정하는가?
설계한 RTL이 올바르게 동작하는지는 어떻게 확인하는가?
이 강의는 이러한 질문에 직접 RTL을 설계하고 시뮬레이션 파형을 분석하는 방식으로 답합니다.
본 과정은 AXI4 프로토콜을 설명하는 데서 끝나지 않습니다.
Verilog HDL로 AXI Master와 Slave를 설계하고, FSM(Finite State Machine)을 통해 데이터 전송을 제어합니다. 이후 Burst 전송, 멀티 마스터 중재, 주소 디코딩을 단계적으로 구현하여 최종적으로 2-Master × 2-Slave 인터커넥트 시스템을 구성합니다.
마지막 단계에서는 Vivado를 활용한 FPGA 구현 및 검증 과정을 학습합니다.
핵심은 코드를 작성하는 것뿐 아니라, 작성한 RTL이 클럭마다 어떻게 동작하는지 이해하는 것입니다.
FSM 상태 전이, VALID/READY 핸드셰이크, 주소와 데이터 전송, 응답 처리 과정을 시뮬레이션 파형과 연결하여 분석합니다.
이를 통해 AXI4의 동작 원리를 실제 디지털 회로의 관점에서 이해하도록 구성했습니다.
또한 본 과정은 향후 RISC-V CPU와 메모리, DMA, 주변장치를 하나의 SoC로 통합하고, FreeRTOS와 같은 RTOS를 포팅하는 후속 학습으로 이어지는 기초 과정입니다.
Chapter 1–2 | Phase 1
AXI4의 기본 구조를 이해하고 Verilog HDL로 Single Write Transaction을 설계합니다.
AMBA와 AXI4의 관계 및 SoC 인터커넥트의 역할
AXI4의 5개 채널(AW, W, B, AR, R)
VALID/READY 핸드셰이크와 데이터 전송 조건
AXI Master 및 BRAM Slave RTL 설계
FSM 상태 전이와 단일 쓰기 전송 구현
Vivado 시뮬레이션을 통한 쓰기 동작 검증
학습 결과: AXI4의 기본 전송 원리를 이해하고, 단일 쓰기 회로의 RTL과 시뮬레이션 파형을 분석할 수 있습니다.
Chapter 3–5 | Phase 2–5
단일 읽기부터 여러 데이터를 연속으로 전송하는 Burst 기능까지 확장합니다.
Single Read Transaction과 AR/R 채널
Slave 읽기 지연과 VALID/READY 흐름 제어
Write Burst 및 Read Burst 전송 구조
Burst 길이와 마지막 데이터 Beat 처리
읽기·쓰기 채널의 독립적인 동작
Verilog FSM 설계와 테스트벤치 검증
Vivado 파형을 통한 데이터 전송 분석
학습 결과: 단일 전송과 Burst 전송의 차이를 이해하고, 읽기·쓰기 동작을 RTL과 파형으로 분석할 수 있습니다.
Chapter 6–8 | Phase 6–8
하나의 Master와 Slave를 연결하는 구조에서 벗어나, CPU와 DMA가 버스를 공유하는 시스템을 설계합니다.
CPU와 DMA의 Multi-Master 시스템 구조
Request/Grant 기반 버스 사용 권한 제어
Arbitration과 버스 중재 정책
FSM을 활용한 버스 사용 권한 획득과 반납
주소에 따른 Slave 선택과 Address Decoding
BRAM 및 주변장치의 주소 범위
버스 중재와 실제 데이터 전송 시점의 구분
시뮬레이션을 통한 멀티 마스터 동작 검증
학습 결과: 여러 Master가 버스를 공유하는 원리를 이해하고, 중재와 주소 디코딩의 동작을 분석할 수 있습니다.
Chapter 9–10 | Phase 9–10
앞서 학습한 AXI4 전송, 중재, 주소 디코딩을 하나의 시스템으로 통합합니다.
2-Master × 2-Slave 인터커넥트 구성
CPU·DMA와 BRAM·OLED의 연결 구조
Arbitration과 Address Decoding의 통합
읽기·쓰기 채널별 독립적인 전송 경로
서로 다른 Slave에 접근하는 Master의 동시 진행
통합 시스템의 RTL 및 시뮬레이션 검증
FPGA Top Module과 하위 모듈 연결
Vivado 합성, 구현 및 비트스트림 생성
FPGA 보드 기반 시스템 동작 확인
학습 결과: AXI4 인터커넥트의 통합 구조를 이해하고, 시뮬레이션 검증에서 FPGA 구현까지 이어지는 설계 과정을 경험할 수 있습니다.
처음부터 복잡한 AXI4 인터커넥트를 제시하지 않습니다.
단일 쓰기와 읽기에서 출발하여 Burst 전송, Multi-Master, Arbitration, Address Decoding을 순차적으로 학습합니다.
각 단계에서 배운 개념이 다음 단계의 설계로 이어지도록 구성했습니다.
AXI4는 신호의 이름을 외우는 것만으로 이해하기 어렵습니다.
본 과정에서는 FSM의 상태 전이와 실제 핸드셰이크가 성립하는 클럭을 연결하여 설명합니다.
이를 통해 주소 요청, 데이터 전송, 응답 처리가 어떤 순서와 조건으로 이루어지는지 확인합니다.
제공되는 Verilog RTL과 테스트벤치를 활용하여 각 Phase의 동작을 학습합니다.
Vivado에서 시뮬레이션을 수행하고, 파형을 통해 회로의 기능을 검증하는 방법을 익힙니다.
단순한 프로토콜 개념 설명을 넘어 실제 RTL 설계 구조를 이해하는 데 중점을 둡니다.
CPU와 DMA, BRAM과 OLED를 연결하는 교육용 인터커넥트를 통해 버스 중재와 주소 디코딩의 필요성을 학습합니다.
이는 향후 RISC-V CPU, DMA Controller, NPU, 메모리 컨트롤러 등 다양한 하드웨어 IP를 연결하는 시스템 설계를 이해하는 기반이 됩니다.
RTL 작성과 시뮬레이션에서 학습을 마무리하지 않습니다.
Vivado를 활용한 합성, 구현, 비트스트림 생성 및 FPGA 보드 검증 과정을 통해 RTL이 실제 하드웨어로 구현되는 흐름을 살펴봅니다.
본 강의는 향후 RISC-V CPU와 메모리, DMA, 센서, 디스플레이 등 다양한 주변장치를 연결하고, RTOS(Real-Time Operating System)를 포팅하는 데 필요한 하드웨어 시스템 설계의 기초를 다지는 과정입니다.
RISC-V CPU를 설계하는 것만으로는 완전한 임베디드 시스템을 구성할 수 없습니다. CPU가 메모리와 주변장치에 접근할 수 있도록 버스 인터페이스, 주소 디코딩, 데이터 전송 및 인터커넥트 구조를 이해해야 합니다.
본 과정에서 학습하는 AXI4 설계 기술은 향후 RISC-V 기반 SoC 통합, 메모리 맵 기반 주변장치 제어, 인터럽트 및 RTOS 실행 환경을 구축하는 데 활용할 수 있는 기반 지식입니다.
AXI4 버스 설계에서 출발하여 RISC-V SoC 통합, 그리고 FreeRTOS와 같은 RTOS를 활용한 임베디드 시스템 개발로 학습을 확장할 수 있도록 구성한 기초 단계입니다.
본 과정을 마치면 다음과 같은 역량을 갖추는 것을 목표로 합니다.
AXI4 프로토콜 이해: 5개 채널의 역할과 VALID/READY 핸드셰이크를 설명할 수 있습니다.
RTL 설계 및 분석: AXI Master·Slave와 FSM의 구조를 이해하고 전송 동작을 분석할 수 있습니다.
Burst 전송 이해: 연속 데이터 전송과 완료 조건을 설명할 수 있습니다.
인터커넥트 설계: Multi-Master Arbitration과 Address Decoding의 동작을 이해할 수 있습니다.
시뮬레이션 검증: Vivado 테스트벤치와 파형을 활용하여 RTL의 동작을 검증할 수 있습니다.
FPGA 구현: AXI4 기반 시스템의 FPGA 통합 및 구현 흐름을 이해할 수 있습니다.
후속 시스템 설계 준비: RISC-V CPU와 주변장치를 연결하는 SoC 구조를 이해하고, 향후 RTOS 포팅에 필요한 하드웨어 기반 지식을 갖출 수 있습니다.
전자공학·반도체 전공 학생: AXI4와 SoC 인터페이스 설계를 체계적으로 배우고 싶은 분
Verilog HDL 학습자: 기본 디지털 회로 설계에서 버스 및 시스템 설계로 확장하고 싶은 분
FPGA·RTL 설계 엔지니어: AXI4의 내부 동작과 인터커넥트 구조를 이해하고 싶은 분
CPU·NPU·SoC 개발 입문자: CPU, DMA, 메모리 및 하드웨어 가속기의 연결 구조를 학습하고 싶은 분
RISC-V 및 RTOS 개발 학습자: CPU와 주변장치의 연결 구조를 이해하고, 향후 FreeRTOS 기반 임베디드 시스템 설계로 학습을 확장하고 싶은 분
디지털 논리회로의 기본 개념
Verilog HDL의 기본 문법
클럭 기반 순차회로와 FSM에 대한 기초 이해
Vivado 사용 경험이 있으면 학습에 도움이 됩니다.
HDL: Verilog
개발 도구: AMD Vivado 2023.1
실습 자료: 단계별 RTL, 테스트벤치, 실행 스크립트
실습 방식: Vivado 시뮬레이션 및 FPGA 구현
FPGA 실습: 강의에서 사용하는 보드 및 제약 파일 기준
본 과정은 총 150페이지의 강의 자료를 바탕으로 구성되었으며, 4개 섹션과 10개 Chapter에 걸쳐 AXI4 설계 원리를 단계적으로 설명합니다.
실습용 RTL, 테스트벤치 및 실행 스크립트는 강의에서 안내하는 자료 저장소를 통해 제공됩니다.
각 Phase의 실습은 제공된 파일을 기준으로 진행하며, 교재 제작 과정에서 수행한 내부 검증과 수강생이 직접 실행하는 실습은 구분합니다.
본 과정은 AMBA AXI4 전체 규격의 모든 기능을 구현하는 과정이 아닙니다. AXI4의 핵심 동작 원리를 이해하기 위한 교육용 부분집합을 사용하며, 구현된 기능과 지원하지 않는 기능을 구분하여 설명합니다.
또한 RISC-V SoC 통합과 FreeRTOS 포팅은 본 강의에서 직접 구현하는 범위가 아니라, 본 과정에서 습득한 AXI4 설계 지식을 활용하여 발전시킬 수 있는 후속 학습 분야입니다.
이 강의에서는 AXI4의 기본 신호와 프로토콜을 이해하는 것에서 출발하여, Verilog RTL 설계, 시뮬레이션 검증, 멀티 마스터 인터커넥트 구성 및 FPGA 구현까지 학습합니다.
나아가 RISC-V CPU와 메모리, DMA, 주변장치를 하나의 SoC로 통합하고, FreeRTOS와 같은 RTOS를 포팅하는 후속 학습으로 연결할 수 있는 기반을 마련합니다.
AXI4 버스 설계를 시작으로 CPU와 주변장치가 함께 동작하는 임베디드 시스템 설계까지 학습 영역을 넓혀보세요.
학습 대상은
누구일까요?
Verilog 기본 문법을 알고 있으며 FPGA 또는 ASIC 설계로 진입하려는 전자공학 전공자
디지털 회로 설계 경험은 있으나 시스템 버스 인터페이스를 처음 배우는 RTL 설계 입문자
RISC-V CPU, NPU, 메모리 컨트롤러 등 SoC 컴포넌트 개발을 준비하는 반도체 설계 엔지니어
선수 지식,
필요할까요?
Verilog HDL 기본 문법과 조합회로, 순차회로 설계 경험
디지털 논리회로의 레지스터, FSM(유한 상태 기계) 개념 이해
시뮬레이션 도구(ModelSim, Vivado 등) 또는 FPGA 개발 환경 사용 경험
커리어인증
이 과정은 이론 중심의 일반 대학 강의나, 특정 스펙 맞춤형에 머무르는 계약학과의 표준화된 커리큘럼이 아닙니다. 또한 기존 파편화된 실무 세미나처럼 단순 EDA 툴 사용경험이나 라이브러리 활용에 그치지 않습니다.
삼성전자 DS부문 시스템반도체 연구원으로 출발해 설계 자동화 분야 삼성 기술상 은상(그룹회장상)을 수상하고, 영국·독일법인 Director 및 시스템LSI 마케팅·영업 그룹장을 거친 30년 경력의 현직 공학 교수가 직접 설계하고 FPGA에서 검증한 독보적인 실전형 과정입니다.
[ 현업 재직자 & 예비 엔지니어를 위한 핵심 차별점 ]
현업 엔지니어의 한계 극복: 단순히 코드를 수정하거나 기성 IP를 가져다 쓰는 수준을 넘어, NPU와 CPU를 RTL로 직접 설계하는 아키텍처 레벨의 실무 역량을 확보합니다.
Full-Flow 실무 체계 구축: AI 알고리즘 분석부터 FPGA 구현, Bit-True 하드웨어 연동 검증, 그리고 CPU + NPU + RTOS 기반의 AI SoC 확장까지 전체 가치 사슬을 완주합니다.
현장 검증 완료: 대학 강의실의 이론을 넘어 현업 최전선의 설계 노하우를 집약해, 즉시 실무에 적용 가능한 검증된 프로세스를 전달합니다.
AI Algorithm → RTL Design → FPGA Implementation → Bit-True Verification → AI SoC
학부생·대학원생은 물론, 차세대 AI 반도체/SoC 설계자로 도약하고자 하는 현업 재직자에게도 대체 불가능한 최고의 실전 가이드를 제공합니다.
흩어진 단편적인 지식만으로는 시스템 수준의 AI 반도체 설계 역량에 도달하기 어렵습니다.
수강생은 완성된 블랙박스 IP를 사용하는 데 머무르지 않습니다. AI NPU와 RISC-V CPU를 직접 설계하고, 메모리와 주변장치를 통합하며, 그 위에 RTOS를 포팅하고, 최종적으로 자신만의 AI SoC를 구축할 수 있는 시스템 설계 역량을 단계적으로 갖추는 것을 목표로 합니다.
트랜지스터와 디지털 회로의 기초에서 시작하여 FPGA, CPU, NPU를 거쳐 Transformer와 LLM 가속 하드웨어까지 연결합니다.
눈으로만 보는 강의가 아닙니다. 이론이나 단순한 시뮬레이션에서 끝내지 않고, 직접 설계한 AI 반도체 회로를 실제 FPGA에서 동작시키고 Python 모델과 RTL 결과가 1비트까지 일치하는 Bit-True 검증을 수행합니다.
강사의 AI 반도체·FPGA·RISC-V 관련 KCI 등재 논문 4편을 포함한 연구 결과도 교육 콘텐츠와 연결하여, 연구에서 검증한 기술을 실제 설계와 FPGA 구현으로 이어갑니다. 자체 개발한 RISC-V CPU를 비롯하여 이미지 학습용 Python 코드와 Verilog RTL 등 실습에 필요한 소스 코드를 공개합니다.
보급형 Arty S7-25 FPGA 보드와 무료 Vivado 설계 도구를 중심으로 구성하여, 학습자가 직접 설계하고 구현하고 검증하는 전 과정을 재현할 수 있도록 하였습니다. 또한 Zybo Z7을 포함한 Digilent사 FPGA 보드에서도 사용 가능합니다. XDC 핀 매핑(보드)과 클럭 분주 파라미터(RTL)를 보드에 맞게 수정하시면 됩니다. 'FPGA로 만드는 MNIST NPU'강의는 XDC 핀 매핑만 수정하면 되며, OLED와 Camera를 사용하는 강의는 클럭 분주 파라미터(RTL)를 수정합니다.
→강의 실습은 Arty S7의 100 MHz 입력 클럭을 기준으로 분주 파라미터가 설정되어 있습니다. 다른 보드는 입력 클럭이 다르므로(예: Zybo Z7은 125 MHz), 목표 주파수가 동일하게 나오도록 분주 값을 다시 계산해 주셔야 합니다. 이 부분을 놓치면 화면이나 영상이 정상적으로 출력되지 않는데, 코드 오류로 오해하기 쉬우므로 확인해 주시기 바랍니다.
모든 강의는 독립된 파편이 아닌, 하나의 거대한 시스템을 완성해 가는 여정입니다.
Step 1: AI 이론 및 이미지 처리 기초 (Machine Learning 포함)
Step 2: AI 가속기(NPU) 설계 및 검증 (Machine Learning 포함)
Step 3: RISC-V CPU 설계 및 시스템 통합
Step 4: 고급 AI SoC 구현 및 mini LLM 가속 플랫폼으로의 확장 (지속적인 콘텐츠 업데이트)
본 과정의 모든 설계 결과물은 글로벌 표준과 학계의 엄격한 검증을 거쳤습니다.
RISC-V 아키텍처 검증: 자체 개발 RISC-V CPU, 국제재단 공식 컴플라이언스 테스트(ACT) 통과 및 소스 코드 공개 (GitHub)
학술적 권위: 단독 저자 학술논문 4편 (KCI A등급 저명학술 등재지 IJIBC)
글로벌 인정: 글로벌 Amazon 기술 서적 4편 출간 (베스트셀러 1위 달성)
실제 동작 검증 완료: RV32I CPU, NPU, 비전 시스템, GPS, Transformer, AURA-Edge SoC 등 핵심 IP의 Arty S7 환경 완벽 동작
도전하십시오. 직접 코드를 보드에 올리고, 결과를 확인하는 이 과정이 끝날 때쯤, 여러분은 이전과는 완전히 다른 시야를 가진 하드웨어 엔지니어로 레벨업해 있을 것입니다.
YouTube:@EdgeChipLab
Homepage: Semiconductor School
GitHub (소스코드 및 프로젝트):github.com/estlit
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