디지털 반도체 설계를 위한 Verilog-HDL 입문

AI 반도체의 핵심 병렬 연산 구조인 Systolic Array를 Verilog로 직접 구현하고 Vivado 시뮬레이션으로 검증하는 무료 실습 강좌입니다. 3×3 Output-Stationary 구조를 예제로 Processing Element 설계부터 Input Skewing, Wavefront 분석, Testbench 검증까지 단계별로 학습하며, FPGA 보드 없이도 AI NPU의 기본 연산 원리를 완전히 이해할 수 있습니다.

디지털 반도체 제어회로의 핵심인 FSM(Finite State Machine) 설계를 기초부터 체계적으로 학습하는 무료강의 입니다. Moore와 Mealy 구조 비교, State Diagram 작성, Truth Table 도출, Verilog-HDL 3-Process Coding까지 Pattern Detector 예제를 통해 실전 설계 과정을 단계별로 익힙니다. FPGA, RISC-V CPU, AI NPU 등 디지털 하드웨어 설계의 필수 기초 이론을 확립할 수 있습니다.

본 강좌는 FPGA 및 NPU 설계 실습에 필요한 AMD Vivado와 Python 개발환경을 처음부터 직접 구축하는 무료 과정입니다.

신경망을 FPGA에 올린다 — 말은 익숙하지만, 실제로 해낸 사람은 드뭅니다. 캡스톤, 경진대회, 졸업작품에서 한 발 앞서고 싶다면, 모델을 학습시키는 것을 넘어 그 연산이 실제 칩 안에서 어떻게 도는지를 직접 만들고 증명할 수 있어야 합니다. 이 강의는 바로 그 지점, 이론과 실물 하드웨어 사이의 간극을 건너게 해드립니다. MNIST 숫자를 인식하는 신경망 가속기(NPU)를 스펙 읽기부터 파이썬 골든 모델, Verilog RTL 설계, FPGA 검증까지 처음부터 끝까지 직접 완성합니다. 라인 버퍼와 병렬 MAC로 만드는 Conv 계층, ReLU·MaxPool·Flatten을 거쳐 완전연결 계층과 Argmax까지 — 아홉 개 블록을 하나의 칩으로 통합하고, "파이썬 정답지와 하드웨어 출력이 한 비트도 다르지 않다(Bit-True)"를 스스로 증명합니다. 시뮬레이션은 멀쩡히 돌아가는데 결과만 미묘하게 다른, 그 답답한 순간을 넘어서는 법까지 강의에 담았습니다. 정수 양자화, 배열 축 순서 변환, 누산기 오버플로 방지처럼 일반 딥러닝 교재가 다루지 않는 실전 노하우를 하나씩 짚어드립니다. 저는 RISC-V CPU 설계와 FPGA Bit-True 검증을 오래 다뤄오며 겪은 시행착오를, 여러분이 반복하지 않도록 이 강의에 녹였습니다. 수업이 끝나면 "직접 설계하고, 증명했다"고 말할 수 있는 완성된 하드웨어 프로젝트가 손에 남습니다.

Verilog와 EDA 툴을 배우다 포기하셨나요? NPU를 직접 설계하는 반도체학과 교수가 엑셀 파일 9개로 CPU부터 NPU까지 계산하며 이해하는 법을 알려드립니다.

머신러닝을 배우면 정확도를 올리는 법을 익힙니다. 그런데 그 모델을 실제 칩에 올리려는 순간, 아무도 알려 주지 않은 질문이 남습니다. 이 모델은 곱셈을 몇 번 합니까? 무엇을 얼마나 기억하고 있어야 합니까? 지금 목표로 하는 칩 스펙이 그 요구를 감당할 수 있습니까? 머신러닝 교재는 정확도를 이야기하고 반도체 교재는 회로를 이야기하는데, 그 사이를 잇는 자료가 드뭅니다. 저는 RISC-V CPU와 NPU를 FPGA로 구현하며 이 간극을 반복해서 마주쳤습니다. 정확도가 가장 높은 모델이 정작 보드에는 들어가지 않는 상황 말입니다. 본 과정은 알고리즘 여섯 개를 파이썬으로 직접 만들면서, 만들 때마다 곱셈과 비교와 메모리와 정확도를 측정합니다. 그리고 그 값을 실제 FPGA 보드의 자원으로 환산합니다. 곱셈 몇 번이라는 말은 그 자체로 크기를 가늠할 수 없지만, 보드의 몇 퍼센트라고 하면 판단이 서기 때문입니다. 아홉 개의 Lab을 지나 여섯 모델을 한 표에 모으면 예상과 다른 그림이 나옵니다. 곱셈을 세는 데 아홉 편을 썼는데 정작 발목을 잡는 것은 곱셈이 아니었습니다. 이후 실수를 정수로 내리고, 자릿수를 관리하고, 회로를 채점할 기준까지 만듭니다. FPGA 보드는 필요하지 않습니다. 파이썬만으로 진행하며, 보드는 측정값을 환산하는 기준으로만 사용됩니다.

NPU·트랜스포머 가속기·mini LLM 같은 AI 반도체를 직접 설계하려면, 그 안의 연산이 왜 일어나는지 이론으로 알아야 합니다. 이 강의는 뉴런 하나에서 CNN·트랜스포머·LLM까지, 하드웨어 설계에 꼭 필요한 이론의 엑기스만 뽑아 세 편으로 압축했습니다. 수식 암기가 아니라 '왜 그렇게 되는지'의 직관으로, 반도체 산업 30년 경력의 현직 교수가 소프트웨어 이론과 하드웨어 구현을 하나로 잇습니다.

삼성전자 DS부문 30년 경력 전문가가 글로벌 반도체 기업 19곳의 채용 자료를 분석하여 구성한 7개 기술 분야, 35개 엔지니어링 직무 체계를 학습합니다. 설계부터 공정, 소자, 패키징, 데이터 분석까지 각 직무의 실제 업무와 요구 역량을 이해하고, 전공별 진출 가능 분야를 탐색하며 취업 준비 전략을 수립합니다. ※강의 언어 안내: 강의 슬라이드는 영어, 강의 설명은 한국어로 제공됩니다. 글로벌 반도체 기업의 JD에 사용되는 기술 용어와 직무 표현을 정확하게 전달하기 위한 구성입니다.

CPU와 RISC-V를 공부하다 보면 명령어의 기능은 이해했지만, “이 명령어들이 실제 하드웨어에서는 어떻게 실행되는가?”, “직접 설계한 CPU가 정말 올바르게 동작한다고 어떻게 확인할 수 있는가?”라는 지점에서 어려움을 느끼게 됩니다. 시중의 많은 자료가 ISA 설명이나 간단한 CPU 예제에 머무르고, 완성된 IP를 사용하는 경우도 많아 CPU를 직접 설계하고 검증하여 실제 FPGA에서 프로그램을 실행하는 전체 과정을 경험하기는 쉽지 않습니다. 저는 시스템반도체 분야에서 오랜 기간 연구개발과 사업을 경험하고, 현재 대학에서 반도체 설계와 FPGA를 교육하면서 이러한 학습의 간극을 많이 보아 왔습니다. 그래서 이 과정은 완성된 CPU를 제공하고 동작만 확인하는 방식이 아니라, “RV32I 명령어를 실행하려면 어떤 하드웨어가 필요한가?”라는 질문에서 출발하여 CPU 구조를 White Box 방식으로 직접 설계하도록 구성했습니다. Volume 3에서는 Volume 2의 TinyRV32I를 기반으로 RV32I 40개 명령어를 사용하는 Full-Version 32비트 CPU로 확장합니다. 데이터패스와 Decoder, Branch·Jump, Byte/Halfword Memory Access를 확장하고, Forwarding과 Load-Use Interlock을 구현하여 5단 Pipeline이 데이터 의존성을 스스로 처리하도록 합니다. 이어 CSR, Exception, Interrupt, Trap, MRET을 통합하여 정상적인 프로그램 실행뿐 아니라 예외와 외부 사건까지 처리할 수 있는 CPU를 완성합니다. 설계는 RTL Simulation에서 끝나지 않습니다. 실제 프로그램을 CPU에서 실행하고 Spike Reference Model과 결과를 비교하며, RISC-V Architecture Compatibility Test의 목적과 수행·판정 과정을 실제 검증 사례를 통해 학습합니다. 마지막에는 검증한 CPU를 Arty S7-25 FPGA에 구현하여 Switch와 Button의 입력을 받아 프로그램을 실행하고 결과를 LED로 출력하는 것까지 확인합니다. 이 강의가 해결하고자 하는 문제는 단순히 RISC-V 명령어를 더 많이 아는 것이 아닙니다. 명령어 → CPU 아키텍처 → Verilog RTL → Pipeline 제어 → 프로그램 실행 → 표준 기반 검증 → FPGA 실제 동작을 하나의 흐름으로 연결하여, 수강생이 CPU 내부 구조를 근본적으로 이해하고 직접 설계·검증할 수 있는 엔지니어링 역량을 갖추도록 하는 것이 목표입니다.

RISC-V 명령어의 동작 원리에서 출발하여 5단 파이프라인 구조의 32비트 CPU를 직접 설계하고, Verilog RTL 구현부터 시뮬레이션 검증, FPGA 실물 실행까지 완성하는 실전 CPU 설계 과정입니다. RV32I 40개 명령어 중 CPU의 핵심 구조를 학습하는 데 필요한 14개 명령어를 선정하여 TinyRV32I를 단계적으로 구축합니다. 데이터패스, 파이프라인 레지스터, ALU와 제어회로, Branch, Hazard, Stall·Flush, Memory-Mapped I/O 등 실제 CPU를 구성하는 핵심 구조를 직접 설계하고 검증합니다. 강의에 사용되는 Verilog RTL, Testbench, Assembly 프로그램, Memory Image, FPGA 제약 파일을 제공하며, 최종적으로 Arty S7-25 FPGA에서 자신이 설계한 CPU로 실제 프로그램을 실행합니다. 본 과정은 여기서 끝나지 않습니다. TinyRV32I를 통해 CPU의 핵심 구조를 완성한 뒤, 후속 과정에서 RV32I 40개 명령어 전체를 지원하는 Full RV32I CPU로 확장하는 단계적 CPU 설계 시리즈로 이어집니다.

CPU를 만들겠다고 마음먹으면 대개 회로도부터 찾습니다. 그런데 도면을 펼치는 순간 답할 수 없는 질문이 생깁니다. 이 블록은 왜 여기 있어야 합니까? 레지스터를 읽는 포트는 왜 두 개입니까? 답은 모두 명령어에 있습니다. 명령어가 무엇을 요구하는지 알면 어떤 회로가 필요한지가 정해집니다. 반대 순서로는 되지 않습니다. RISC-V 강의는 이미 여럿 있습니다. 하지만 대부분 슬라이드에 값을 띄우고 "이렇게 됩니다"라고 말한 뒤 넘어갑니다. 수강생은 그 값이 맞는지 확인할 방법이 없습니다. 이 강의는 파이썬 명령어 실행 시뮬레이터를 함께 드립니다. run ADD 라고 치면 그 자리에서 기계어가 조립되고, 32비트가 필드별로 펼쳐지고, 레지스터가 어떻게 바뀌는지 화면에 나옵니다. 교재의 모든 숫자가 이 도구의 실행 결과이며, 여러분 화면에서 똑같이 재현됩니다. 상용 디버거는 라이선스가 필요하고 시뮬레이터는 설치가 벽입니다. 이 도구는 파이썬만 있으면 됩니다. 보드도, 라이선스도, 설치도 필요 없습니다. RV32I 명령어 40개를 하나도 빠뜨리지 않고 직접 실행하며, 회로가 무엇을 해야 하는지 스스로 알아내는 과정입니다.

Verilog 문법은 배웠는데 "그래서 뭘 만들지?"에서 막히는 분을 위한 강의입니다. FPGA 보드 한 장으로 디지털 시계, 초음파 거리 센서, OLED 디스플레이, 실시간 카메라 영상까지 네 가지 하드웨어를 직접 설계합니다. 출력에서 입력·제어, 디스플레이, 영상으로 난이도가 올라가며, 눈에 보이는 결과물을 만들며 디지털 설계를 몸으로 익힙니다. 반도체 산업 30년 경력의 현직 교수가 실제 FPGA에서 검증한 내용만 가르칩니다.

FPGA와 Verilog는 배웠지만 "그래서 AI 가속기를 어떻게 직접 만드나?"에서 막히는 분이 많습니다. 이 강의는 그 궁금을 해소합니다. 보급형 FPGA 한 장과 무료 툴만으로, 손으로 설계한 3×3 커널에서 시작해 CNN을 직접 학습시키고, 학습된 가중치를 INT8로 양자화해 하드웨어에 올린 뒤, 파이썬 모델과 1비트도 어긋나지 않는지(Bit-True)까지 검증합니다. 반도체 산업 30년 경력과 현직 교수로서, 실제 FPGA에서 검증한 내용만 '동작하는 회로'로 가르칩니다. 이론이 아니라 직접 설계하고 증명하는 경험을 얻어, 팹리스 설계·AI 반도체 분야에서 통하는 실전 역량을 갖추게 됩니다.