AMBA AXI4 버스 설계와 FPGA 구현 — RTL부터 시스템 통합까지

AMBA AXI4 프로토콜의 기본 원리부터 Verilog RTL 설계, Vivado 시뮬레이션 검증, FPGA 구현까지 단계적으로 학습합니다. 단일 읽기·쓰기, Burst 전송, 멀티 마스터 중재, 주소 디코딩을 거쳐 2-Master × 2-Slave 인터커넥트를 완성합니다. 나아가 RISC-V CPU와 메모리, DMA, 주변장치를 연결하는 SoC 설계 및 FreeRTOS 포팅을 위한 하드웨어 기초 역량을 기릅니다.